1. Simulink上で時間インターリーブA/D変換器(TI-ADC)、受信機、デジタル補正を構成した。補正によりADCから生じる不要波(ADC間のチャネルミスマッチと3次歪みによる)を除去し、SFDRを54.8 dBから66.7 dBに改善した。 2. 65 nm CMOSプロセスのデザインキットを用いて、ADCの電圧制御発振器(VCO)と受信機を配置配線・論理合成した。受信機内のデシメーション数を2から8に変えることで、デジタル回路の消費電力を15.3 mWから6.9 mWに削減できることを示した。 3. 研究成果を査読付き原著論文(1件)と査読付き国際会議論文(4件)で発表した。
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