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2020 年度 実施状況報告書

ウェーブパイプライン化ASIC-FPGA協調設計による機械学習IPSの開発

研究課題

研究課題/領域番号 19K11969
研究機関北星学園大学

研究代表者

佐藤 友暁  北星学園大学, 経済学部, 教授 (00336992)

研究期間 (年度) 2019-04-01 – 2022-03-31
キーワードFPGA / IPS / RTL / ASIC / ウェーブパイプライン / 機械学習
研究実績の概要

2019年に発生した新型コロナウイルス感染症 (COVID-19)によって,人との接触を減らすための生活様式になってきました。この結果,在宅勤務 オンライン授業などInformation Technology (IT)を活用する機会が増え,また多様なネットワーク環境で情報機器を活用する機会が増えてきています。このようなネットワーク環境は,業務利用と私的利用との境界が曖昧になり,会社や学校と異なりIntrusion Prevention System (IPS)などでの検知が不可能です。また,コラボレーションツールの利用機会も大幅に増えてきています。これらのツールの脆弱性によって,情報漏洩等の危険性が高まっています。本研究課題はこのような現在の状況においても適用可能で,高速・低消費電力で動作可能な機械学習が可能なIPSの開発を目的としています。この目的を達成するために以下について取り組みました。
(1)機械学習処理においては乗算器が必要です。この乗算器を効率よくこれまで我々が提案と開発を行なってきたRegister Transfer Level (RTL)で設計可能なField-Programmable Gate Array (FPGA)アーキテクチャにおいては,非効率であることが明らかになった。そこで,このアーキテクチャを見直し,最適な配線やスイッチ構成を見直しました。0.18um C-MOSテクノロジによるスタンダードセルライブラリを使用してアーキテクチャの評価を行いました。
(2)計算機を使用して,機械学習による検知アルゴリズムの開発を進めました。
(3)FPGAを使用して機械学習に必要な回路の開発を行いました。
(4) VPS(Virtual Private Server)上のサーバを用いてパケットの収集を行いました。

現在までの達成度 (区分)
現在までの達成度 (区分)

4: 遅れている

理由

COVID-19の影響により,ネットワーク構成と在宅勤務によってCADの使用できない期間が生じたことにより,研究に大幅な遅れが生じた。また,乗算器を多数使用することで,FPGAアーキテクチャの見直しの必要が生じたため。

今後の研究の推進方策

FPGAアーキテクチャの見直しが必要になりましたが,これは配線とスイッチの最適な構成を明らかにすることができ,これらの評価結果を示します。その後,当初予定していたプロセッサの開発を行います。

次年度使用額が生じた理由

COVID-19によって当初予定していた旅費が使用できなかったため。COVID-19の状況が改善された際には旅費として使用します。

  • 研究成果

    (1件)

すべて その他

すべて 国際共同研究 (1件)

  • [国際共同研究] KMITL(タイ)

    • 国名
      タイ
    • 外国機関名
      KMITL

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公開日: 2021-12-27  

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