| 研究課題/領域番号 |
19K20234
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| 研究機関 | 愛媛大学 |
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研究代表者 |
王 森レイ 愛媛大学, 理工学研究科(工学系), 講師 (90735581)
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| 研究期間 (年度) |
2019-04-01 – 2022-03-31
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| キーワード | MRLD / 論理再構成 / 劣化 / フィールドテスト / LUT / RO / 信頼性 |
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| 研究実績の概要 |
IoT技術の普及に伴い，膨大なデータ収集と解析処理をリアルタイムにエッジ側で行うために，高速・低消費電力・低コストの特徴を持つ論理再構成デバイスMRLDが開発されている．一方，微細化加工技術の進展に伴い，MRLDデバイスの運用中に経年劣化による予告なし誤作動や停止等の障害はIoTシステム全体の信頼性に多大な影響を及ぼす。
本研究では， MRLDデバイスの運用中の劣化故障検出及び劣化状態の早期検知・報告のできる高信頼化技術を開発することを目的とする。具体的には，①MRLDの製造欠陥(接続配線間の断線)に対する高品質テスト法，②MRLDにおける劣化故障を検出するフィールドテスト技術，③MRLDにおける劣化状態の検知・報告技術，④MRLDの構造に適する論理合成ツールの開発を目指している．
今年度は，①について，MRLDのLUT（look-up table）間の接続配線における完全断線欠陥の故障モデルを確立し，one-coldとone-hotパターンを用いたテスト生成手法を提案した．シミュレーション結果により，LUT間の単一断線故障に対して，提案法は100％の故障検出率を得ることができた．
②については，デバイスに電源を投入する際にテストを実行するパワーオンセルフテストの故障検出能力を強化するために，テスト対象回路の可制御性を向上できるテストポイント挿入法を提案し、有効性を評価した．
③については，MRLDデバイスにおける経年劣化問題を解析し，デバイスの信頼性に影響を及ぼす要因となるLUTアレー全体の累積遅延（グローバル遅延）とLUT単体の遅延（ローカル遅延）を測定するために，MRLDの回路構造に適したリングオシレータ（RO: Ring-Oscillator）発振回路の設計及び実装方法を提案した．ファンクションレベルでのシミュレーション結果により，提案法の有効性を評価した．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度は，研究目的を達成するため，①MRLDの製造欠陥(接続配線間の断線)に対する高品質テスト法，②MRLDにおける劣化故障を検出するフィールドテスト技術，③MRLDにおける劣化状態の検知・報告技術の開発を実施しており，それぞれおおむね順調に進展している．理由は以下の通りである．
①に関しては，今年度はLUT間の接続配線における完全断線欠陥の論理的な振る舞いを解析することで，オープン故障のモデルを確立した．この故障モデルをもとに提案したone-coldとone-hotパターン集合を用いたテスト生成手法は，LUT間の単一断線故障に対して100％の故障検出率を実現することができた．
②に関しては，パワーオンセルフテストは電源を投入する際にテストを行うため，短時間に高い故障検出率を得ることが求められる．先行研究では，テスト対象回路の可観測性を向上するための論理値観測ポイント挿入法が提案されたが，故障検出能力をさらに向上するためには新たな手法が必要である．そこで，今年度はテスト対象回路の可制御性を向上できる論理値制御ポイント挿入法を提案した．ベンチマーク回路に対する評価実験結果により，目標となる故障検出率（90%）に達成するために必要なテストパターン数は、従来の観測ポイント挿入法より更なる削減が確認できた．
③に関しては，今年度にはMRLDデバイスにおける経年劣化による信頼性への影響と要因及び劣化による遅延分布に対して解析を行うことで，デバイスの信頼性保証のため遅延測定対象（グローバル遅延とローカル遅延）を特定できた．グローバル遅延とローカル遅延をそれぞれ測定するためのMRLDの回路構造に適したRO発振回路の設計及び実装方法を提案した．ファンクションレベルでのシミュレーション実験により，提案法の有効性を確認した．
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| 今後の研究の推進方策 |
2020年度は、研究内容①②③を引き続き推進するとともに，④のMRLDの構造に適する論理回路の経路合成ツールの開発を推進していく．具体的には、以下の通りである．
①MRLDの製造欠陥(接続配線間の断線)に対する高品質テスト法開発に関しては，単一断線故障のテスト手法を複数断線故障のテストへの利用可能性について検討する．
②MRLDにおける劣化故障を検出するフィールドテスト技術に関しては，パワーオンセルフテストの故障検出強化のための観測ポイント挿入法と制御ポイント挿入法を統括する方法を提案する．
③MRLDにおける劣化状態の検知・報告技術の開発に関しては，配置配線を考慮した回路シミュレーションを実施することで，提案したRO回路の遅延測定精度を評価する．さらに，製造バラツキによる遅延測定誤差への影響を評価し，測定誤差を低減する方法について検討する．
④MRLDの構造に適する論理回路の経路合成ツールの開発に関しては，MRLDはFPGAの構造とは異なるため，従来のFPGA向けの論理回路の再構成法が適用できない。研究項目①②と③で提案した故障検出及び劣化状態検知の機能回路をMRLDに自動的に構築するために，MRLD向けの自動合成アルゴリズムを提案し，そのプロトタイプをツール化する。
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| 次年度使用額が生じた理由 |
新型コロナウイルスの影響を受け、3月に予定された学会参加の取消しに伴い払い戻しが生じた。翌年度の助成金と合わせて学会参加費として使用するつもりです。
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