研究課題
本研究では，VLSIにおける劣化影響を低減可能なデジタル温度電圧センサ技術の開発を目的とし，劣化が生じた場合でもセンサの測定精度を維持する技術について研究を行い，長期運用可能なデジタル温度電圧センサ技術の確立を目指す．研究の目的を達成するため，これまでに，(1)65nmCMOSテクノロジを用いて耐劣化構造を有するセンサの試作チップを設計した．(2)劣化シミュレーション環境を構築してROが構成によって劣化度合いが異なることを確認した．(3)センサに用いる耐NBTI劣化構造ROの組み合わせを体系的に選択する手法を考案して試作チップ設計に利用した．2020年度は納品された試作チップを用いて下記の項目に関する研究開発を実施した．(3)センサにおける劣化影響の低減手法の開発：回路に生じる劣化現象は回避することができないため，劣化が生じた場合でもセンサの測定精度を維持する手法を考案し，次項(4)劣化加速試験評価の実データを用いて評価を行った．(4)試作チップを用いた劣化加速試験評価：項目(1)で開発した耐劣化構造を有するセンサの試作チップを用いて開発センサの実チップ評価を実施した．小型卓上テスタと恒温槽（小型環境試験器）を用いて実際にチップの温度と電圧を変化させた際のセンサの測定精度等を評価した．さらに，チップを高温高電圧の環境で動作させ続けてチップを意図的に劣化させる劣化加速試験評価を実施した．現在までに，(3)の一部と(4)を完了させ，国内研究会やLSIテスト関係の国際会議等で成果発表を行った．また，企業と共同で本提案課題のセンサ技術の実用化に向けた更なる試作評価なども実施した．
3: やや遅れている
研究開発の現在までの達成度としてはおおむね順調に進展しているが，2020年度は新型コロナウイルスの影響により，参加を予定していた国内外の学会や研究会などの中止や延期が多発したため，研究成果の発表計画などにやや遅れが生じている．
これまでに実施した65nmCMOSテクノロジ試作チップを用いた劣化加速試験評価により，耐NBTI劣化構造ROに対する経年劣化の実データやデジタル温度電圧センサとして長期運用を想定した実験データを測定することができている．今後の研究方針として，引き続き(3)センサにおける劣化影響の低減手法の開発の項目について研究を推進していく．(3)センサにおける劣化影響の低減手法の開発については，回路に生じる劣化現象は回避することができないため，RO間の周波数変化の差を用いた温度電圧測定手法を考案し，劣化が生じた場合でもセンサの測定精度を維持する手法を開発する．劣化影響低減手法と耐劣化構造と合わせることで，全体で劣化影響を更に低減させることを目標とする．また，これまで得られた知見をまとめて，国内外の学会や研究会での論文発表を積極的に推進する．
新型コロナウイルスの影響により，今年度に参加を予定していた国内外の学会や研究会などの中止や延期が多発し，出張を伴う研究打ち合わせも実施することができなかった．さらに緊急事態宣言による外出自粛や大学への入構禁止処置等により，測定機器を利用する実験にもやや遅れが生じため，当初の計画通りの予算執行を行うことができず，予算を次年度使用することとなった．次年度の使用計画として，新型コロナウイルスの影響が未だ未知数のため，研究発表のための旅費としての使用見込みが立たず，主にオンライン開催の学会参加費や追加実験にかかる費用などに使用予定である．
すべて 2021 2020 その他
すべて 国際共同研究 (1件) 雑誌論文 (5件) (うち国際共著 1件、 査読あり 4件) 学会発表 (2件)
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
巻: 28 ページ: 904-913
10.1109/TVLSI.2019.2962606
Proc. IEEE International Symposium on On-Line Testing and Robust System Design (IOLTS)
巻: － ページ: 1-6
10.1109/IOLTS50870.2020.9159717
Proc. IEEE International Test Conference in Asia
巻: － ページ: 112-117
10.1109/ITC-Asia51099.2020.00031
Proc. IEEE Asian Test Symposium
10.1109/ATS49688.2020.9301588
Proc. IEEE VLSI Test Symposium
巻: － ページ: 1
10.1109/VTS48691.2020.9107640
