| 研究課題/領域番号 |
19K20238
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| 研究機関 | 岡山理科大学 |
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研究代表者 |
近藤 真史 岡山理科大学, 工学部, 准教授 (90590133)
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| 研究期間 (年度) |
2019-04-01 – 2023-03-31
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| キーワード | 非同期式回路 / 直列演算器 / ボディエリアネットワーク / メタステーブル動作 / デジタル信号処理 |
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| 研究実績の概要 |
シリアル入出力を利用したデジタルフィルタ用インタフェース回路について，複数の直列演算器の出力を足し合わせるための直列桁上げ保存加算器の設計を行った．
まず，既存の並列桁上げ保存加算器に配置されるFA群を，最下段で桁上げを処理する桁上げ伝搬加算器(RCA)，各項の和を求める際に生じた桁上げの数を加算するFA群(CAdd)，桁上げを次の項の和へ入力するFA群(MAdd)に大別し，この中からビット数と項数に依存して回路面積が増大する要因となり得るMAddの直列化を図る．
直列化の具体的な手法は，MAddにおける最上段で3項の和を求めているFA群を単項入力のそれに再構成し，ビット数と項数に対してFAを格子状に配置する．結果，各項ごとにRCAを設ける形態となるため桁上げ保存の原理は失われるが，複数の直列演算器の演算結果は各項単位で下位ビットから順に入力される点に着目すると，桁上げ保存自体に利点は無い．したがって，ビット単位で「和」を伝搬，言わば和伝搬加算器(RSA)として下位ビットから順に和を確定し，その過程で生じた桁上げを次の項ではなくビットの加算に利用することで，同様に桁上げ保存加算器を実現できる．これによれば，最下段のRCAが不要となる上にRSA群が規則的に配置されるため，単一のFAのみを用いた直列演算器としてMAddを実現できる．．
以上に基づいた直列桁上げ保存加算器を設計し，シミュレーションにより所望の動作を確認するとともに，回路面積の評価を行った結果，既存の並列桁上げ保存加算器に比して約87%削減できることを確認した．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
4: 遅れている
理由
当初の予定に従って，直列桁上げ保存加算器の検討を進め，その回路構成を提案するとともに優れた小面積性を実現できることを確認している．しかし，実際のデジタルフィルタへ応用するためには入出力に係るデータフローをさらに精査し，速度性能を考慮した性能評価が必要となるが，年度途中からの研究代表者の転出に伴って十分な研究時間・成果が得られていない状況である．特に，昨年度定めた今後の推進方策の一つであるメタステーブル動作の大規模数値解析については着手に至っていない．
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| 今後の研究の推進方策 |
昨年度定めた今後の推進方策に従って，FPGAアクセラレータ等の大規模並列計算機を用いて，メタステーブル動作を含め提案回路の性能評価を実施し，その有効性を確認する．
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| 次年度使用額が生じた理由 |
コロナウイルスの影響により関連する全ての学会はオンライン開催となり，それに係る旅費が不要となったため．
繰り越し分については，コロナウイルスの影響が改善され次第，次年度の学会旅費などに使用するとともに，計算機シミュレーション環境の構築費に充て，それを用いた性能評価を行う予定である．
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