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2010 年度 実績報告書

テスト容易な演算回路の自動合成に関する研究

研究課題

研究課題/領域番号 20300016
研究機関名古屋大学

研究代表者

高木 直史  京都大学, 大学院・情報学研究科, 教授 (10171422)

研究分担者 高木 一義  名古屋大学, 大学院・情報科学研究科, 准教授 (70273844)
キーワードVLSIのテスト / 算術演算回路 / 乗算器 / 加算器 / テスト容易化設計
研究概要

テスト容易な演算回路を自動合成するシステム(IP(Intellectual Property)ライブラリ)の開発を目指して研究を行い、以下の成果を得た。
1.テスト容易な加算器の自動合成ツールの開発
前年度までに開発したテスト容易な並列プレフィクス加算器の構成法を基に、演算数のビット数を与えれば、テスト容易な並列プレフィクス加算器を自動合成するとともにテストパターン集合を自動生成するツールのプロトタイプを作成した。テストパターン数は、加算器の段数に比例する。
2.テスト容易な乗算器の自動合成ツールの開発
前年度までに開発したCテスト可能(演算数のビット数に依らない一定数のパターンでテスト可能)な部分積生成部と部分積加算部の構成法を基に、演算数のビット数を与えれば、Cテスト可能な4-2加算木を用いた乗算器(最終加算器を除く)を自動合成するとともにテストパターン集合を自動生成するツールのプロトタイプを作成した。最終加算器(部分積加算部から出力される二つの2進数を加え合わせる桁上げ伝搬加算器)には、1.のテスト容易な並列プレフィクス加算器を用い、最終加算器は部分積生成部および部分積加算部とは別個にテストする。
3.テスト容易な加算器の構成法の開発
Cテスト可能な桁上げ選択加算器の構成法を開発した。また、前年度までに開発したテスト容易な並列プレフィクス加算器の構成法を改良し、よりテストパターン数の少ない構成法を開発した。これらを用い、遅延制約下におけるテスト容易な並列加算器の設計手法を提案した。

  • 研究成果

    (3件)

すべて 2011 2010 その他

すべて 雑誌論文 (1件) (うち査読あり 1件) 学会発表 (1件) 備考 (1件)

  • [雑誌論文] A C-Testable 4-2 Adder Tree for an Easily Testable High-Speed Multiplier2010

    • 著者名/発表者名
      Nobutaka Kito, Kensuke Hanai, Naofumi Takagi
    • 雑誌名

      IEICE Trans.on Information and Systems

      巻: E93-D ページ: 2783-2791

    • 査読あり
  • [学会発表] 遅延制約下におけるテスト容易な並列加算器の設計手法2011

    • 著者名/発表者名
      藤井真一
    • 学会等名
      電子情報通信学会ディペンダブルコンピューティング研究会
    • 発表場所
      宮古島マリンターミナル(宮古島市)
    • 年月日
      2011-03-18
  • [備考]

    • URL

      http://www.lab3.kuis.kyoto-u.ac.jp/research/easytest.html

URL: 

公開日: 2012-07-19  

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