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2009 年度 実績報告書

ネットワークオンチップにおけるテスト容易性と安全性に関する基礎研究

研究課題

研究課題/領域番号 20300018
研究機関奈良先端科学技術大学院大学

研究代表者

藤原 秀雄  奈良先端科学技術大学院大学, 情報科学研究科, 教授 (70029346)

研究分担者 井上 美智子  奈良先端科学技術大学院大学, 情報科学研究科, 准教授 (30273840)
大竹 哲史  奈良先端科学技術大学院大学, 情報科学研究科, 助教 (20314528)
米田 友和  奈良先端科学技術大学院大学, 情報科学研究科, 助教 (20359871)
キーワードシステムオンチップ / ディペンダブルコンピューティング / VLSIのテスト / 高信頼性ネットワーク / 設計自動化
研究概要

平成21年度の研究成果を以下に示す。
(1)機能RTLテスト容易化設計法として、F-Scanと名付けた新しいスキャン方式を提案し、ベンチマーク回路による実験によりその有効性を評価した。従来のゲートレベルスキャン方式に比べて、面積オーバーヘッド、テスト実行時間、共に大幅に改善することに成功した。
(2)ネットワークのハードウエア故障のテストに関しては、スイッチブロックの故障のテスト、スイッチブロックとスイッチブロックの間を接続する信号線の故障のテストを考察した。NoC内に分散したスイッチブロック間の信号線に対してクロストーク故障あるいは超微細加工に起因する新しい故障モデルでのテストを可能とするテストアーキテクチャ、テスト容易化設計、テスト手法等の問題を考え、それらの解法を提案し、実験により提案法の有効性を示した。
(3)テスト容易性と安全性の両立に関しては、二つの方式を提案した。一つは,部分スキャン方式による安全スキャン方式、他の一つは、シフトレジスタ等価回路を用いた安全スキャン方式である。それらの安全性を脅かす攻撃について考察し,新たな安全性の尺度を提案した。シフトレジスタ等価回路を用いた安全スキャン方式では、安全(セキュリティ)レベルを考察するために、シフトレジスタ等価回路族の濃度を示す数式を導出し、その安全レベルを解析的に明らかにした。

  • 研究成果

    (15件)

すべて 2010 2009 その他

すべて 雑誌論文 (2件) (うち査読あり 2件) 学会発表 (12件) 備考 (1件)

  • [雑誌論文] 部分スルー可検査性に基づく順序回路のテスト生成法2009

    • 著者名/発表者名
      岡伸也
    • 雑誌名

      電子情報通信学会和文論文誌D-I J92-D

      ページ: 2207-2216

    • 査読あり
  • [雑誌論文] A Fault Dependent Test Generation Method for State-Observable FSMs to Increase Defect Coverage under the Test Length Constraint2009

    • 著者名/発表者名
      Ryoichi Inoue
    • 雑誌名

      IEICE Transactions on Information and Systems E93-D

      ページ: 24-32

    • 査読あり
  • [学会発表] Secure and Testable Scan Design Using Extended de Bruijn Graphs2010

    • 著者名/発表者名
      Hideo Fujiwara
    • 学会等名
      15th Asia and South Pacific Design Automation Conference
    • 発表場所
      Taipei, Taiwan
    • 年月日
      2010-01-19
  • [学会発表] Enhancing False Path Identification from RTL for Reducing Design and Test Futileness2010

    • 著者名/発表者名
      Hiroshi Iwata
    • 学会等名
      The 5th IEEE International Symposium on Electronic Design, Test & Applications
    • 発表場所
      Ho Chi Minh City, Vietnam
    • 年月日
      2010-01-14
  • [学会発表] On Minimization of Test Application Time for RAS2010

    • 著者名/発表者名
      Raghavendra Adiga
    • 学会等名
      23rd Internaional Conference on VLSI Design
    • 発表場所
      Bangalore, India
    • 年月日
      2010-01-05
  • [学会発表] A DFT Method for Functional Scan at RTL2009

    • 著者名/発表者名
      Marie E.J.Obien
    • 学会等名
      10th IEEE Workshop on RTL and High Level Testing
    • 発表場所
      Hong Kong
    • 年月日
      2009-11-27
  • [学会発表] Path-based Resource Binding to Reduce Delay Fault Test Cost2009

    • 著者名/発表者名
      Michiko Inoue
    • 学会等名
      10th IEEE Workshop on RTL and High Level Testing
    • 発表場所
      Hong Kong
    • 年月日
      2009-11-27
  • [学会発表] Scan Cell Reordering to Minimize Peak Power during Scan Testing of SoC2009

    • 著者名/発表者名
      Jaynarayan T.Tudu
    • 学会等名
      10th IEEE Workshop on RTL and High Level Testing
    • 発表場所
      Hong Kong
    • 年月日
      2009-11-27
  • [学会発表] Observation-Point Selection at Register-Transfer Level to Increase Defect Coverage for Functional Test Sequences2009

    • 著者名/発表者名
      Hongxia Fang
    • 学会等名
      10th IEEE Workshop on RTL and High Level Testing
    • 発表場所
      Hong Kong
    • 年月日
      2009-11-27
  • [学会発表] RTL DFT Techniques to Enhance Defect Coverage for Functional Test Sequences2009

    • 著者名/発表者名
      Hongxia Fang
    • 学会等名
      IEEE International High Level Design Validation and Test Workshop 2009
    • 発表場所
      San Francisco, USA
    • 年月日
      2009-11-05
  • [学会発表] F-Scan : An Approach to Functional RTL Scan for Assignment Decision Diagrams2009

    • 著者名/発表者名
      Marie Engelene J.Obien
    • 学会等名
      IEEE 8th International Conference on ASIC
    • 発表場所
      Changsha, China
    • 年月日
      2009-10-21
  • [学会発表] A Response Compactor for Extended Compatibility Scan Tree Construction2009

    • 著者名/発表者名
      Zhiqiang You
    • 学会等名
      IEEE 8th International Conference on ASIC
    • 発表場所
      Changsha, China
    • 年月日
      2009-10-21
  • [学会発表] Partial Scan Approach for Secret Information Protection2009

    • 著者名/発表者名
      Michiko Inoue
    • 学会等名
      2009 IEEE European Test Symposium
    • 発表場所
      Sevilla, Spain
    • 年月日
      2009-05-26
  • [学会発表] A Synthesis Method to Alleviate Over-testing of Delay Faults Based on RTL Don't Care Path Identification2009

    • 著者名/発表者名
      Yuki Yoshikawa
    • 学会等名
      IEEE VTS'09 (27th VLSI Test Symposium)
    • 発表場所
      Santa Cruz, USA
    • 年月日
      2009-05-05
  • [備考]

    • URL

      http://fan.naist.jp/

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公開日: 2011-06-16   更新日: 2016-04-21  

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