• 研究課題をさがす
  • 研究者をさがす
  • KAKENの使い方
  1. 課題ページに戻る

2010 年度 実績報告書

ネットワークオンチップにおけるテスト容易性と安全性に関する基礎研究

研究課題

研究課題/領域番号 20300018
研究機関奈良先端科学技術大学院大学

研究代表者

藤原 秀雄  奈良先端科学技術大学院大学, 情報科学研究科, 教授 (70029346)

研究分担者 井上 美智子  奈良先端科学技術大学院大学, 情報科学研究科, 准教授 (30273840)
大竹 哲史  奈良先端科学技術大学院大学, 情報科学研究科, 助教 (20314528)
米田 友和  奈良先端科学技術大学院大学, 情報科学研究科, 助教 (20359871)
キーワードシステムオンチップ / ディペンダブルコンピューティング / VLSIのテスト / 高信頼性ネットワーク / 設計自動化
研究概要

平成22年度の研究成果を以下に示す。
(1)昨年度の提案した機能RTLテスト容易化設計法(F-Scan法)を最大限に活かしたテスト生成法として、制約付きRTLテスト生成法の開発を行い、ベンチマーク回路でその有効性を評価した。従来のゲートレベル・スキャン設計法と比べ、面積オーバヘッド、テスト実行時間の削減に成功している。
(2)ネットワークオンチップの非同期インターコネクトを対象とし、非同期回路のテスト手法、テスト容易化設計法を提案した。従来手法の種々の問題を解消し、最小の遅延オーバヘッドのもとで面積オーバヘッドの大幅な削減を達成するとともに故障検出能力をより向上させるのに成功した。
(3)テスト容易性と安全性の両立に関しては,すでにシフトレジスタ等価回路を用いた安全(セキュア)スキャン方式を提案しているが,その方式を更に発展させた。微分動作攻撃(組合せ回路側からのスキャンベース攻撃)をモデル化し、その攻撃を防御する安全でテスト容易なスキャン方式を提案した。シフトレジスタ等価回路族において微分動作同値関係を導入し、その同値類の濃度を導出し、提案する方式の微分動作攻撃に対するセキュリティレベルの高さを明らかにした。

  • 研究成果

    (23件)

すべて 2011 2010 その他

すべて 雑誌論文 (5件) (うち査読あり 5件) 学会発表 (17件) 備考 (1件)

  • [雑誌論文] F-Scan : A DFT Method for Functional Scan at RTL2011

    • 著者名/発表者名
      Marie Engelene Jimenez Obien
    • 雑誌名

      IEICE Trans.on Inf.and Syst.

      巻: E94-D ページ: 104-113

    • 査読あり
  • [雑誌論文] RTL DFT Techniques to Enhance Defect Coverage for Functional Test Sequences2010

    • 著者名/発表者名
      Hongxia Fang
    • 雑誌名

      Journal of Electronic Testing : Theory and Applications

      巻: 26 ページ: 151-164

    • 査読あり
  • [雑誌論文] Design and Optimization of Transparency-Based TAM for SoC Test2010

    • 著者名/発表者名
      Tomokazu Yoneda
    • 雑誌名

      IEICE Trans.on Inf.and Syst.

      巻: E93-D ページ: 1549-1559

    • 査読あり
  • [雑誌論文] A Method of Path Mapping from RTL to Gate Level and Its Application to False Path Identification2010

    • 著者名/発表者名
      Hiroshi Iwata
    • 雑誌名

      IEICE Trans.on Inf.and Syst.

      巻: E93-D ページ: 1857-1865

    • 査読あり
  • [雑誌論文] セキュアスキャン設計のためのシフトレジスタ等価回路の列挙と合成2010

    • 著者名/発表者名
      藤原克哉
    • 雑誌名

      電子情報通信学会和文論文誌D-I

      巻: J93-D ページ: 2426-2436

    • 査読あり
  • [学会発表] Secure Scan Design Using Shift Register Equivalents against Differential Behavior Attack2011

    • 著者名/発表者名
      Hideo Fujiwara
    • 学会等名
      16th Asia and South Pacific Design Automation Conference
    • 発表場所
      横浜
    • 年月日
      2011-01-28
  • [学会発表] RedSOCs-3D : Thermal-safe Test Scheduling for 3D-Stacked SoC2010

    • 著者名/発表者名
      Fawnizu Azmadi Hussin
    • 学会等名
      2010 Asia Pacific Conference on Circuits and Systems
    • 発表場所
      クアラルンプール、マレーシア
    • 年月日
      2010-12-10
  • [学会発表] SREEP-2 : SR-Equivalent Generator for Secure and Testable Scan Design2010

    • 著者名/発表者名
      Katsuya Fujiwara
    • 学会等名
      11th IEEE workshop on RTL and High Level Testing
    • 発表場所
      上海、中国
    • 年月日
      2010-12-06
  • [学会発表] Functional Fault Model for Micro Operation Faults of High Correlation with Stuck-At Faults2010

    • 著者名/発表者名
      Chia Yee Ooi
    • 学会等名
      11th IEEE Workshop on RTL and High Level Testing
    • 発表場所
      上海、中国
    • 年月日
      2010-12-06
  • [学会発表] An Approach for Verification Assertions Reuse in RTL Test Pattern Generation2010

    • 著者名/発表者名
      Maksim Jenihhin
    • 学会等名
      11th IEEE Workshop on RTL and High Level Testing
    • 発表場所
      上海、中国
    • 年月日
      2010-12-06
  • [学会発表] Bipartite Full Scan Design : A DFT Method for Asynchronous Circuits2010

    • 著者名/発表者名
      Hiroshi Iwata
    • 学会等名
      IEEE the 19th Asian Test Symposium
    • 発表場所
      上海、中国
    • 年月日
      2010-12-02
  • [学会発表] Seed Ordering and Selection for High Quality Delay Test2010

    • 著者名/発表者名
      Tomokazu Yoneda
    • 学会等名
      IEEE the 19th Asian Test Symposium
    • 発表場所
      上海、中国
    • 年月日
      2010-12-02
  • [学会発表] Capture in Turn Scan for Reduction of Test Date Volume, Test Application Time and Test Power2010

    • 著者名/発表者名
      Zhiqiang You
    • 学会等名
      IEEE the 19th Asian Test Symposium
    • 発表場所
      上海、中国
    • 年月日
      2010-12-02
  • [学会発表] Constrained ATPG for Functional RTL Circuits Using F-Scan2010

    • 著者名/発表者名
      Marie Engelene J.Obien
    • 学会等名
      2010 IEEE International Test Conference
    • 発表場所
      Austin, USA
    • 年月日
      2010-11-04
  • [学会発表] RT-Level Design-for-Testability and Expansion of Functional Test Sequences for Enhanced Defect Coverage2010

    • 著者名/発表者名
      Alodeep Sanyal
    • 学会等名
      2010 IEEE International Test Conference
    • 発表場所
      Austin, USA
    • 年月日
      2010-11-04
  • [学会発表] Delay Fault ATPG for F-Scannable RTL Circuits2010

    • 著者名/発表者名
      Marie Engelene Jimenez Obien
    • 学会等名
      IEEE Int.Symp.on Communications and Information Technologies
    • 発表場所
      東京
    • 年月日
      2010-10-28
  • [学会発表] Aging Test Strategy and Adaptive Test Scheduling for SoC Failure Prediction2010

    • 著者名/発表者名
      Hyunbean Yi
    • 学会等名
      IEEE International On-Line Testing Symposium
    • 発表場所
      Corfu Island, Greece
    • 年月日
      2010-07-06
  • [学会発表] Scan Cells Reordering to Minimize Peak Power during Test Cycle : A Graph Theoretic Approach2010

    • 著者名/発表者名
      Jaynarayan Tudu
    • 学会等名
      2010 IEEE European Test Symposium
    • 発表場所
      Prague, Czech Republic
    • 年月日
      2010-05-25
  • [学会発表] Test Pattern Selection to Optimize Delay Test Quality with a Limited Size of Test Set2010

    • 著者名/発表者名
      Michiko Inoue
    • 学会等名
      2010 IEEE European Test Symposium
    • 発表場所
      Prague, Czech Republic
    • 年月日
      2010-05-25
  • [学会発表] Thermal-Uniformity-Aware X-Filling to Reduce Temperature-Induced Delay Variation for Accurate At-Speed Testing2010

    • 著者名/発表者名
      Tomokazu Yoneda
    • 学会等名
      28th IEEE VLSI Test Symposium
    • 発表場所
      Santa Cruz, USA
    • 年月日
      2010-04-19
  • [学会発表] SREEP : Shift Register Equivalents Enumeration and Synthesis Program for Secure Scan Design2010

    • 著者名/発表者名
      Katsuya Fujiwara
    • 学会等名
      13th IEEE International Symposium on Design and Diagnosis of Electronic Circuits and Systems
    • 発表場所
      Vienna, Austria
    • 年月日
      2010-04-15
  • [学会発表] A Synthesis Method to Propagate False Path Information from RTL to Gate Level2010

    • 著者名/発表者名
      Satoshi Ohtake
    • 学会等名
      13th IEEE International Symposium on Design and Diagnosis of Electronic Circuits and Systems
    • 発表場所
      Vienna, Austria
    • 年月日
      2010-04-15
  • [備考]

    • URL

      http://hideo.fujiwaralab.net/

URL: 

公開日: 2012-07-19  

サービス概要 検索マニュアル よくある質問 お知らせ 利用規程 科研費による研究の帰属

Powered by NII kakenhi