TLM検証を高速化するモデルの抽象化技術とテストパタン生成技術の研究

2010 年度 研究成果報告書

• 研究課題/領域番号: 20300020
• 研究種目: 基盤研究(B)
• 配分区分: 補助金
• 応募区分: 一般
• 研究分野: 計算機システム・ネットワーク
• 研究機関: 九州大学
• 研究代表者: 松永 裕介 九州大学, システム情報科学研究院, 准教授 (00336059)
• 研究分担者: 馬場 謙介 九州大学, 付属図書館研究開発室, 准教授 (70380681) ; 吉村 正義 九州大学, システム情報科学研究院, 助教 (90452820)
• 研究期間 (年度): 2008 – 2010
• キーワード: システムLSI / システムレベル検証 / テストパタン生成

研究概要

ハードウェアだけでなく,マイクロプロセッサ上で動作するソフトウェアも含んだデジタルシステムの検証において用いられるトランザクションレベルモデリング(TLM)技術の効率化を目的として,その基盤要素技術の開発を行なった。具体的には、レジスタ転送レベルのハードウェア記述をTLMへ変換するTLMトランスレータの開発、および,SMTソルバアルゴリズムの効率化,シミュレーション高速化を目的としたFPGA用合成技術の開発を行なった.

研究成果

• [雑誌論文] Efficient Cut Enumeration Heuristics for Depth-Optimum Technology Mapping for LUT-based FPGAs (2009)
  • 著者名/発表者名: Taiga Takata, Yusuke Matsunaga
  • 雑誌名: IFICE Trans.on Fundamentals Vol. E92-A,No.12
  • 査読あり
• [雑誌論文] Area Recovery under Depth Constraint for Technology Mapping for LUT-based FPGAs (2009)
  • 著者名/発表者名: Taiga Takata, Yusuke Matsunaga
  • 雑誌名: IPSJ Transactions on System LSI Design Methodology Vol.2 ページ: 200-211
  • 査読あり
• [雑誌論文] Framework for Parallel Prefix Adder Synthesis Considering Switching Activities (2009)
  • 著者名/発表者名: Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga
  • 雑誌名: IPSJ Transactions on System LSI Design Methodology Vol.2 ページ: 212-221
  • 査読あり
• [雑誌論文] Binding Refinement for Multiplexer Reduction (2009)
  • 著者名/発表者名: Sho Kodama, Yusuke Matsunaga
  • 雑誌名: Transactions on System LSI Design Methodology Vol.2,No.2 ページ: 43-52
  • 査読あり
• [学会発表] 高位合成における種々の最適化手法について (2010)
  • 著者名/発表者名: 松永裕介
  • 学会等名: 第23回回路とシステム軽井沢ワークショップ
  • 発表場所: 長野県,招待講演
  • 年月日: 2010-04-19
• [学会発表] A Power-aware Post-processing under depth constraint for LUT-based FPGA Technology Mapping (2009)
  • 著者名/発表者名: Taiga Takata, Yusuke Matsunaga
  • 学会等名: Proc.of International Workshop on Logic and Synthesis 2009,332-339
  • 発表場所: Berkeley, CA, USA
  • 年月日: 2009-08-02
• [学会発表] Multi-Operand Adder Synthesis on FPGAs using Generalized Parallel Counters (2009)
  • 著者名/発表者名: Taeko Matsunaga, Shinji Kimura, Yusuke Matsunaga
  • 学会等名: Proc.of International Workshop on Logic and Synthesis 2009,222-228
  • 発表場所: Berkeley, CA, USA
  • 年月日: 2009-08-01
• [学会発表] An efficient cut enumeration for depth-optimum technology mapping for LUT-based FPGAs (2009)
  • 著者名/発表者名: Taiga Takata, Yusuke Matsunaga
  • 学会等名: ACM Great Lakes Symposium on VLSI,351-356
  • 発表場所: Boston, MA, USA
  • 年月日: 2009-05-11
• [学会発表] Synthesis of parallel prefix adders considering switching activities (2008)
  • 著者名/発表者名: Taeko Matsunaga, Sin ji Kimura, Yusuke Matsunaga
  • 学会等名: In proceedings of ICCD2008,404-409
  • 発表場所: Tahoe, CA, USA
  • 年月日: 2008-10-14
• [備考] ホームページ等