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本研究の目的は、10nm以下のサイズで室温動作するシリコン単電子デバイス・量子デバイスとCMOSデバイスを3次元構造に集積化したナノ集積回路システムを実現することである。特に10nmサイズで256Gbitの大容量、100MByte/secの超高速な単電子メモリを実現し、10年後の日本の半導体産業を牽引する基盤技術の構築を目的とする。平成22年度にはナノ集積回路システムの重要な構成要素であるナノメモリの低消費電力化の研究を行った。ゲート電圧によってしきい値電圧が変化する強誘電体ゲートトランジスタをCMOSロジックに適用することにより、0.5Vと言った極低電力で動作し、従来のCMOSに比べて電力を約30%低減するナノ集積回路の動作を実証した。提案したメモリはNMOSの基板とPMOSの基板をそれぞれVDDとVSSに接続する。読み出しと保持動作では、強誘電体トランジスタのしきい値電圧が自動的に変化し、スタティック・ノイズ・マージンが60%増加する。また、保持動作中はリークパスとなるトランジスタのしきい値電圧が高くなっているためリーク電流が42%削減される。スタティック・ノイズ・マージンの増加によって電源電圧が0.11V削減され、アクティブ電力が32%削減される。トランジスタ数が6つであるため、提案のSRAMは最小の面積を実現している。
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