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本研究の目的は、10nm以下のサイズで室温動作するシリコン単電子デバイス・量子デバイスとCMOSデバイスを3次元構造に集積化したナノ集積回路システムを実現することである。特に10nmサイズで256Gbitの大容量、100MByte/secの超高速な単電子メモリを実現し、10年後の日本の半導体産業を牽引する基盤技術の構築を目的とする。平成23年度にはナノ集積回路システムの重要な構成要素であるナノメモリの3次元積層技術による大容量化に関する研究を行った。本研究ではBiCS型３次元積層ナノメモリのスケーラビリティを３次元デバイスシミュレーションを用いて検討し、デバイス設計と積層数の方針を示した。電気的特性からスケーリング可能な層間ピッチを調べ、平面型ナノメモリのセル面積に相当するための積層数を明らかにした。３次元ナノメモリではゲート・オール・アラウンド構造のためサブスレッショルドが優れているが、閾値電圧のロールオフや隣接セルに電荷がある際の閾値電圧シフトが大きいことを明らかにした。これは３次元ナノメモリでは基板がないため、隣接セルからの電界の影響をチャネルが強く受けるからである。３次元ナノメモリではゲート長とスペースは等しいことが望ましく、空孔の直径が90nmにおいて層間ピッチ40nmが達成可能であることを明らかにした。層間ピッチ40nmで18層以上積層することで、15nm世代平面型ナノメモリに匹敵する大容量化が可能であることを明らかにした。
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