| 研究概要 |
FD-SOIプロセスを用いて,チップ間ばらつきを抑制する基板バイアス制御回路,およびチップ内ばらつきを抑制する7T/14T SRAMを設計した.
提案基板バイアス制御回路は,自動的にチップ間のしきい値電圧のばらつきを検出し,補正を行う.従来手法において発生する,動作ごとの基板バイアス制御による速度オーバヘッド,および基板コンタクトに伴う面積オーバヘッドが生じない.
提案するSRAMは,2つの従来6トランジスタ構成メモリセルを1組として,双方の内部ノードを追加トランジスタで接続した構成となっている.提案SRAMは二つの動作モードを持ち,それぞれ通常モード,高信頼性モードである.通常モードにおいて,従来の6TSRAMと同様に1ビットのデータを1つのメモリセルで保持する.一方,高信頼性モードにおいて,1ビットのデータを2つのメモリセルで保持することにより,1つのメモリセルで発生するチップ内ばらつきを抑制することが可能である.
つまり研究の目的通りに,チップ間およびチップ内ばらつき(トータルばらつき)を抑制し,動作マージンを改善することができる.より高い信頼性を確保するSRAMが実現可能であることの見通しを得た.
設計したSRAMは次年度に測定・評価を行う.
|
