研究課題
演算負荷が高い場合には高速で演算でき、演算負荷が低い場合には余剰なハードウェアリソースを利用して低電力動作が可能なSIMDマルチコアプロセッサを提案した。提案アーキテクチャは8個のDSPからなり、高速動作時には8コア全てが高電源電圧で動作する。対して低電力動作時は4コアのDPSのみが動作し、余った残り4コアのハードウェアリソースを利用して、低電源電圧動作を達成する。処理負荷の変動が激しいユビキタス信号処理に向いたものである。本研究で提案したディペンダブルSRAMのカップリング構造をフリップフロップにも応用することで、論理回路の低電圧動作化を達成した。フリップフロップは演算器においてレジスタとして多用されているが、セルライブラリにおいて最も低電圧安定性が悪いもの1つであり、SAMと共に低電圧動作を阻害する要因であった。つまり提案ディペンダブル回路形式をSRAMのみならず、フリップフロップへ拡張することでSRAMと論理回路の両方の低電圧動作化を達成した。ディペンダブルフリップフロップでは、2つのフリップフロップに相補の入力を与え、内部ノードをトランスミッションゲートでクロスカップリングする。これにより全てのプロセスコーナにおいて0.4V以下の低電圧で動作することをシミュレーションで確認した。実際の65nmプロセスのチップにおいても、ディペンダブルフリップフロップは0.424Vで1MHz動作が可能であることを確認した(また同時に、ディペンダブルSAMが電源電圧0.5Vで1MHz動作が可能である事を確認した)。ディペンダブルSRAMとディペンダブルフリップフロップの両方を含む提案DSPアーキテクチャは、0.5V・1MHzで0.74mWという低消費電力性能を達成した。
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