研究課題
本研究では、アナログ集積回路のプログラマブル技術に主眼を置き、経年劣化や環境変動に高い耐性をもつ集積回路することを目的としている。平成21年度までに、差動増幅回路を基本単位としたPDTB(Programmable Differential-pair Transistor Block)の開発、また、PDTBを利用したオペアンプ2つを実現するCAB(Configurable Analog Block)の開発を行ってきた。CABは、(a)基板電位の調整によるVth調整回路、(b)pMOS/nMOSのPDTB、(c)pMOS/nMOSのトランジスタ・アレイ、(d)抵抗、容量アレイ、(e)各ブロックの結線を行う配線資源(接続スイッチマトリックス)から構成される。H22年度には、本研究で提案しているプログラマブル機構のアナログ回路への適用範囲を拡大するために、MOSトランジスタのチャネル長(L)分割のDC・AC特性に対する影響の検証を行った。テストチップの開発・評価の結果、Lの2分割、4分割ではDC・AC特性のいずれにもほとんど影響を及ぼさないことを実証した。このL分割の機構を応用し、スイッチにより遅延量を線形制御できるプログラマブル遅延素子(PDE)の提案を行っている。また、温度依存性が比較的メタル間容量を利用したプログラマブル容量を提案し、逐次比較型ADCの機構を応用した容量相対精度評価手法を提案した。
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