| 研究概要 |
高速プログラマブル・ロジック・コントローラ(PLC)の新規アイディア(論理関数メモリを複数にし,メモリ資源を増やさずに並列実行できる方策)を実際に取り入れたアーキテクチャ設計を行い, FPGA上に実際に実現した.同時にタイマ命令とカウンタ命令を追加し,実際のPLCの命令を実行できるようにした.また,この試作機用のコンパイラを作成した.実際の組込みマイコンH8ベースのPLCに比べ試作した実機では,最大で341倍,平均で234倍の高速化率を達成した.論理関数を格納するメモリを1個から2個に増やすことでトータルのメモリ量を逆に削減できていることも特筆できる。実機との比較についての実験設備も整い, H8ベースのPLCとの比較だけでなく,市販の実機との比較環境も整えられた.この内容については,残念ながら2008年度中には国際会議での発表が出来ず,国内の研究会と全国大会などで発表し,多くの研究者から意見をもらった,2009年の秋に行われる国際会議への投稿準備がすんだところである.
2009年度に高信頼化のためにRRNS (Redundant Residue Number System)を組込んだPLCの性能評価を行う予定であるが,その基本回路の構成法については, Euromicro DSDというデジタルシステムの国際会議で2008年8月にイタリアで発表を行い高信頼化の専門家より有益な意見を得た.この方法は,メモリを直列に接続することでRRNSでの誤り検出回路を効率良く実現ができることを示したもので,2009年度に行う研究のさきがけとなるもので重要な成果を得たといえる.この内容については,現在,論文誌への投稿を準備している.
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