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研究の目的の達成について:
高速化されたPLCとしての必要な機能の追加は、FPGA上に実装できて実験も順調に進んだ。ラダー図に対応したシーケンス命令から当該システムの論理関数メモリ、接続メモリへのコンパイラの暫定版もできている。しかしながら、こちらの開発は遅れた。これは「様々なケースについて、むしろ命令をまとめる方向ではなく分散させることが適正なメモリ使用量に納める事が必須である」ことがプログラムの解析から判明したことによる。そのコンパイラの改良も2月末に終え、実験もすでに行い、商用PLCの50倍程度の高速化が適正なメモリ量で達成できた。高信頼化についてはRNSから2進数への変換回路の効率化が従来手法と同等のスピードしか得られていなかったが、3月に提案したアルゴリズムが予備実験で良い成果をだしている。
商用のPLCの高速化の意義について:
実際のPLCのベンチマークを提供を約束していた企業の方が、担当を外れたため細かな情報が入手しずらくなり当初困った。しかしながら、三菱電機のPLCを開発している方の講演を聴講することができ、その重要性と現状についての情報を2010年3月に得た(電子情報通信学会総合全国大会の特別講演)。また、このとき私らの研究発表も行ったことで、ルネサステクノロジのPLCのマイクロプロセッサ部を担当したこともある川村氏らが当該研究に興味を持っていただき、明治大学に訪問を受けて、当該研究の良さを評価してくれた。情報交換についても、今後、密に行うことが決まった。
成果発表について:
昨年用意した国際会議への投稿が不調におわり、その後改良を行い、現在2件を6月2日投稿の締切りの国際会議に準備中である。RNSから2進数への変換アルゴリズムについては11月1日締切りの国際会議に投稿予定である。
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