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最近オーディオ、ビデオはほとんどディジタルで、サンプルレートが異なる場合、サンプルレート変換器(Sample Rate Converter:以下SRCと略す)が必要である。この研究は、従来のSRCが多タップのFIRフィルタが中心で、性能と回路規模の両立に限界があることから、1.他の時間領域手法との回路規模の比較、2.フィルタ型と組合せて超高性能を実現するときの問題点の確認、3.入出力のクロックとの非同期問題の解決、を具体的目的として、時間領域でのフーリエ補間方式を検証する。
平成20年度の実績概要は次の通り:
・基本アルゴリズムの確認(担当:小林):基本アルゴリズムの特性、特に信号周波数がサンプルレートに比して高い場合の状況を、シミュレーションで詳細に検討した。その結果、今後の改良のキーとなる、歪が悪化することを確認した。
・低歪アルゴリズムの開発(担当:小林):入出力周波数の差が大きい場合、特にダウンサンプル時の歪を小さくする手法を、シミュレーションで検討した。その結果、スプライン補間で十分なことを確認した。
・ハードウェア化の準備(担当:渡邊):FPGA/CPLDによる回路実現のために、基板と開発環境を整備した。
・省回路CORDICの検討(担当:小林):これは当初計画になかった項目で、フーリエ逆変換の際に正弦波を発生するCORDIC回路で浮動少数演算を用いると、回路が複雑になる。これが全体の回路規模に影響することがわかったので、ビットシフトと加算を組み合せ、精度と規模の両立できないか検討し、可能なことを確認した。
・低ジッタPLLの検討(担当:小林):同じく当初計画になかった項目で、サンプルクロックのジッタが歪に影響することがわかり、補助回路の低ジッタ化について検討した。回路構成の工夫として、フィードフォワードと内挿ループによって改善されることを確認し、実地に成果を得た。
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