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最近オーディオ、ビデオはほとんどディジタルで、サンプルレートが異なる場合、サンプルレート変換器(Sample Rate Converter:以下SRCと略す)が必要である。この研究は、従来のSRCが多タップのFIRフィルタが中心で、性能と回路規模の両立に限界があることから、1.他の時間領域手法との回路規模の比較、2.フィルタ型と組合せて超高性能を実現するときの問題点の確認、3.入出力のクロックとの非同期問題の解決、を具体的目的として、時間領域でのフーリエ補間方式を検証する。
平成21年度の実績概要は次の通り:
・ 非同期CORDICの検討(担当:小林):
昨年に引き続き、フーリエ逆変換の際に正弦波を発生するCORDIC回路の改良、特に入出力のクロックが非同期な場合のビートの抑制を試みた。計画していた周期長測定回路と、その出力から位相差を計算する方法は使用せず、ビットシフトと加算を組み合せることで精度と規模を両立できないか検討し、可能なことを確認した(学会発表)。
・ 低ジッタPLLの検討(担当:小林):
昨年に続き、サンプルクロックのジッタが歪に影響するため、補助回路の低ジッタ化について検討した。フィードフォワードゲインをある周波数帯域でマイナスにする方法で、ある程度の効果が得られたが(学会発表)、それよりは、位相比較器から直接フィルタを駆動し、キャンセルする方法が有効なことが確認された(修士論文で学内発表)。
・ ハードウェア化の準備(担当:渡邊):
昨年に引き続き、FPGA/CPLDの実験環境を整備した。これを、上記のいくつかについて、その効果を予備的に確認する際に用いている。
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