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最近オーディオ、ビデオはほとんどディジタルで、サンプルレートが異なる場合、サンプルレート変換器(Sample Rate Converter:以下SRCと略す)が必要である。この研究は、従来のSRCが多タップのFIRフィルタが中心で、性能と回路規模の両立に限界があることから、1.他の時間領域手法との回路規模の比較、2.フィルタ型と組合せて超高性能を実現するときの問題点の確認、3.入出力のクロックとの非同期問題の解決、を具体的目的として、時間領域でのフーリエ補間方式を検証する。
平成22年度の実績概要は次の通り:
・低ジッタPLLの検討(担当:小林):
一昨年、昨年に続き、サンプルクロックのジッタが歪に大きく影響するため、補助回路の低ジッタ化について検討した。
まず、周波数の変化に応答する際のジッタには、2重ループPLLおよびフィードバック/フォワードがある程度有効であるとの結果が得られた(国際学会発表)。なおこの手法は、もともとモータ制御のために考案したもので、その方向性で研究を継続している。
この知見と、これまでに得られた低ジッタPLLをまとめて、国際学会の招待(チュートリアル)講演の中で発表した。
なお付加的な成果として、PLLをリアルタイムOS上で実現すれば、組込み機器のコスト削減に有効、との知見も得ている(国内学会で発表)。
・総合検証(担当:小林、渡邊)
昨年まで整備したFPGA/CPLDの実験環境を用いて提案手法の有効性を確認し、次の知見を得た:
・回路規模は、従来方式の約1/120である。
・フィルタ型と組合せる方式は、高い性能は得られるが、回路規模がフィルタに支配され、本方式のメリットが薄れる。
・入出力クロックの非同期問題は大きく、解決のためには、時間を内挿する方式が有望である。
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