| 研究概要 |
多品種少量生産システムLSIを経済的に設計・製造できる手法として,電子ビームを用いてビア2層のパターンを変更することでフォトマスクコスト無しに,任意の論理を実現できるビアプログラマブルデバイスVPEX(Via Programmable logic device using EXor Array)の研究を行っている.
今年度は下記の4項目の研究を行い,上記技術の実現のための要素技術の確立を行った.
1.VPEX技術を使用して,ローム0.18μmCMOSのデザインルールを用いてレイアウト作成を行い,チップ試作をおこなった.試作したチップは,FPGAボードを用いて正常動作・電気的特性の評価を行った結果,基本論理素子の正常動作を確認した.
2.VPEXの改良型アーキテクチャVPEX2の検討を行い,ディジタル回路の構成に必須なD-FFの面積を半減するロジックエレメントを採用することで,平均チップ面積を20%削減できることを示した.
3.VPEXを使ったチップ作成のための設計自動化ツールの検討を行い,ロジックエレメントへの自動配置およびロジックエレメント間の配線を行う自動設計ツールのプロトタイプを完成させた.
4.VPEX技術の応用アプリケーションとして,暗号処理回路を検討しているが,暗号処理を実行している際の消費電力を解析することによりその暗号処理に使用している暗号鍵を推定するという「電力差分攻撃(DPA)によるサイドチャネルアタック」対策が問題となっている.われわれの提案する「ドミノ型RSL(Random Switching Logic)回路」回路がサイドチャネルアタックに耐性があることをシミュレーションにより確認した.
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