| 研究概要 |
多品種少量生産システムLSIを経済的に設計・製造できる手法として,電子ビームを用いてビア2層のパターンを変更することでフォトマスクコスト無しに,任意の論理を実現できるビアプログラマブルデバイスVPEX(Via Programmable logic device using EXor Array)の研究を行っている.
今年度は下記の4項目の研究を行い,上記技術の実現のための要素技術の確立を行った.
(1)VPEXの改良型アーキテクチャVPEX2では,レイアウトの最適化およびロジックエレメント構成素子の追加により,目的とする回路を構成したときのチップ面積の削減および演算性能の向上を実現した.本VPEX2アーキテクチャのロジックエレメント構造を特許出願するとともに,査読付き国際会議で発表した.
(2)VPEX2に対応した設計自動化ツール(HDL記述よりレイアウトを自動生成するための自動配置配線ツール)を作成した.本ツールを使用して,VPEX2の配線アーキテクチャの検討を行った.
(3)VPEX2アーキテクチャを用い,ローム社0.18μmCMOSプロセス上で配線遅延評価テストチップの設計を行った.通常のASICと比較した場合の配線遅延比較および,VPEX2で採用している長距離配線用BW(Bridge Wire)配線の効果を検討した.
(4)VPEX技術の応用アプリケーションとして,暗号処理回路を検討しているが,暗号処理を実行している際の消費電力を解析することによりその暗号処理に使用している暗号鍵を推定するという「電力差分攻撃(DPA)によるサイドチャネルアタック」対策が問題となっている.本サイドチャネル攻撃に対する耐性すなわち「耐タンパ性」に対して検討を行い,われわれの考案した「ドミノRSL回路」を用いることにより耐タンパ性が実現できることをFPGA評価ボード上で検証した.
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