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本研究では、性能・低電力消費を両立するメモリシステムアーキテクチャを提案し、シミュレーションによる評価、およびFPGAを利用したハードウェア実装による実アプリケーション上での評価を行ってきた。当該年度は主に、前年度までに設計・開発したFPGA搭載評価用ハードウェアを使用し、実アプリケーションを用いた提案機構の評価を行った。(研究計画書の項目(8))評価プログラムとしては、基本プログラムとしてSPEC CPU2000(整数、浮動小数)ベンチマーク、応用プログラムとしてデータベース用ベンチマーク(Wisconsinベンチマーク)、メディアプロセッシング用のメディアベンチ(MiBench)等を使用し、これらのベンチマークプログラムについて、前年度作成した演算モジュールAPIを利用してメモリコントローラによる演算箇所の埋め込み、さらにCPUとメモリコントローラによるパイプライン処理、負荷分散処理を実現するための変更を行い、計算処理の高速化を図った。また、評価用ハードウェア上での実行結果と、シミュレーションによる実行結果を比較し、実実行の実行時間がシミュレーションによる結果を反映していることを確認することで有効性の検証を行った。併せて、本研究において定義された省電力用命令群を使用するためのプログラム開発環境を構築し、本命令群を適用した場合の評価を行った。(以上、電力評価についてはシミュレーション上で行った。)
本研究の実施の過程で、当初の目的に加えて、新たに(1)キャッシュメモリのミスを削減するハードウェア・ソフトウェア協調制御方式、および(2)小容量バッファを使用する組込みシステム向けキャッシュメモリ構成方式を提案し、評価を行い、一定の効果を示した。
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