研究課題
若手研究(B)
順序回路の形式的検証において、回路変換を行うことにより、到達不能状態における動作を誤検出されないような動作に変更し、フォールスネガティブを削減する手法を開発した。また、順序回路のsequential SAT問題を解くアルゴリズムを高速化する手法として、異なる時間フレームに属する状態同士を併合する手法を開発した。
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http://www.takagi.i.is.nagoya-u.ac.jp/~nakamura/