| 研究課題/領域番号 |
20H00165
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| 研究機関 | 長崎総合科学大学 |
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研究代表者 |
大山 健 長崎総合科学大学, 工学研究科, 教授 (10749047)
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| 研究分担者 |
長名 保範 琉球大学, 工学部, 助教 (00532657)
郡司 卓 東京大学, 大学院理学系研究科(理学部), 准教授 (10451832)
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| 研究期間 (年度) |
2020-04-01 – 2024-03-31
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| キーワード | 高エネルギー原子核衝突 / 粒子検出器 / データ収集系 / FPGAアクセラレーション / ビッグデータ / ALICE / QGP / LHC |
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| 研究実績の概要 |
2022年度は主に(1)TPCのデータ処理アルゴリズムの最終実装、実機導入および運用、(2)FPGAアクセラレータカード(Xilinx Alveo U55C)をターゲットとした高位合成によるTPCクラスタリングアルゴリズムの実装テスト、および(3)ALICEの新検出器FoCalのデータ収集・トリガ系への本研究結果の応用、の3テーマを推進した。
(1)に関しては大山・郡司が、前年度に開発をほぼ完了したデータ処理アルゴリズムを、ALICE実験施設のデータ収集クラスタ内の前段処理FPGA(Arria10)に実装し、試運転とデータ収集を行った。
(2)は主に長名が進めた。2021年には既に高位合成によるクラスタ検出アルゴリズムの実装と100Gbit Ethernetを用いたデータ入力が可能であることを証明していたが、2022年度はこれを更に進め、データ入力用Ethernet及び計算結果をホストへ転送するためのPCI Expressインタフェイスを含むシステム全体の試作に着手した。その結果、動作周波数は当初の見積を大幅に下回る220MHz程度となり、目的のスループットが出ないと判明した。この問題は主に1000bitを超えるビット幅での並列処理に起因する配線の混雑と、高位合成ツールがその混雑を適切に見積もることができない事が要因であった。最終的にTPCを12のサブブロックに分割して処理を行い、HDLによる実装部分についても各種のチューニングを行うことで充分なスループットを達成した。
この設計変更に伴う高位合成部のコード変更はきわめて少なく、この手法は他の検出器向けのデータ収集システムにも応用可能と考えられる。
(3)として、大山はFoCalのデータ収集・トリガ系において本研究で開発している技術を適用するための基礎的情報収集および海外研究機関等との協力体制の構築を完了し、本格的な設計に移行した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
TPCのデータ処理アルゴリズムの実装は、当初予定していたほぼ全ての作業を追え、実機でも順調に動作している。成果を複数の学会・研究会で紹介することで、原子核・高エネルギーの研究者らと知識の共有ができたと考えている。
一方、FPGAアクセラレータへのTPCのクラスタリングアルゴリズムの実装とデータ転送のテストに関しても、初期実装を無事終える事ができた。より実用に向けた評価・改良は残っているが、基本的な成果を得られたと考えている。
FoCal、およびその他の将来計画における本成果の応用に関しても、基本概念設計を含めておおむね順調に進んでいる。
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| 今後の研究の推進方策 |
次年度はAlveoへのクラスタリング実装とその評価およびFoCalへの応用に重点を移して研究を継続する。ただし、ビーム実験が進行している間はCERNの現地実験施設都度滞在し、開発したTPC読み出しシステムを含めたALICEシステムの運転に参加し、不具合があればその修正・データ処理アルゴリズムのアップデートを行う。
Alveoへの実装の完成に向けて、昨年度は評価を行うための、FPGAとGPUを組み合わせたセットアップを構築したので、今年度はこれを用いた大規模なデモンストレーションを実施し、最終結果を得る。
ALICEの次期検出器として現在開発中のFoCalへの本技術の適用に関して、引き続き共同体と協議することで、データ収集系とトリガ系のデザインを最終的に固め、共著でTechnical Design Reportを完成させる。特にFoCalの電磁カロリメータでは、シリコンパッド読み出し用ASICからビーム衝突に同期して得られるトリガ要素データを速やかに処理して、遅い読み出ししかできないピクセル検出器に対してROI(Region of Interest)シグナル生成し、全体としては連続読み出し型検出器ではあるが、ピクセルの各モジュールはROIシグナルによって電磁シャワーがあるとみられるもののみ読み出す、といったシステムを想定している。この処理を大規模FPGAで実現できるかをシミュレーション等を用いて評価し、回路デザインを決定し、FPGAへの実装テストを開始する予定である。
研究計画最終年度にあたり、本研究で培った成果を国際学会などでより広く発表する予定である。
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