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本研究は、「イジングモデル」と「焼きなまし法（シミュレーテッド・アニーリング）」を用いた最適化問題を解く手法に応用可能な、アナログ回路の性質を利用して高速に解くアニーラを実現しようとしている。アナログ回路は回路定数や接続状態に応じて電圧が自然に決定されるので、この原理をアニーラに応用することで、デジタル回路で必要であった極小値を探索するための繰り返し計算を大幅に削減でき、新しい計算機の原理を開拓できる可能性がある。
今年度の研究計画では３つの目標を立てた。
一つ目の目標である前年度に見つかったアナログ・アニーラ回路が発振する問題に対する対策について、回路に与えるノイズの振幅を徐々に減衰させる手法が有効であることを実験的に示し、実験用の基板に実装した。また、この成果について情報処理学会第83回全国大会で発表した。
二つ目の目標である問題規模の拡大について、昨年度はスピンが12個のイジングモデルを扱い回路の発振問題にぶつかったが、今年度は回路を安定化させて最終的に32個のスピンを扱えるようになった。なお、更なる回路規模の拡大については、現状の手はんだで回路を接続する方法では配線数が多くなり現実的ではないため、今後は配線部分にFPGAを用いる方法を検討する予定である。
三つ目の目標であるアナログ回路の特徴を活かした計算モデルの検討については、アイデアを出すところで終わってしまったが、来年度の研究において詳細に実施する予定である。そこでは、ハミルトニアンを3次式へ拡張し、最終的に述語論理等の高度な問題を扱えることを目指す。
また、上記に掲げた目標以外の成果として、本研究で考案したアナログ回路が実際にイジングモデルと等価であることを数学的なモデルで示すことができ、その成果も発表（FIT2020）している。
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