| 研究課題/領域番号 |
20H04197
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| 研究機関 | 東北大学 |
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研究代表者 |
張山 昌論 東北大学, 情報科学研究科, 教授 (10292260)
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| 研究分担者 |
Waidyasooriya Ha 東北大学, 情報科学研究科, 准教授 (60723533)
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| 研究期間 (年度) |
2020-04-01 – 2024-03-31
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| キーワード | 高性能計算 / 量子コンピューティング / 量子アニーリング / 量子化学計算 / FPGA |
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| 研究実績の概要 |
分子構造の最適化手法のためのFPGAを用いた大規模かつ高速な量子アリーリングシミュレータのアーキテクチャを確立した． 昨年度に 基本的なアーキテクチャを確立した「スパースイジングモ デルに基づく高速アーキテクチャ」の大規模実装に対して取り組みを行った． 量子ビットごとに処理要素(PE)を用意しているためハードウェア量が多いという課題を解決するために，複数の量子ビットを同一のPEに割り当てるなどの対応を検討した．複数の量子ビットの値をPEへの入力とするために，複数入力を制御するチャネルを開発し，入力数に依存せずに同じハードウェアを使えるように直列で入力を受け付ける構成とした．それにより実装できる量子ビット数は数倍以上に向上した．
また，このアーキテクチャでは，応用ごとに異なる回路を生成する必要があるため，そのような回路をイジングモデルから自動生成する，設計環境の開発も合わせて行った．応用問題がイジングモデルで与えられた場合に，そのグラフ構造を解析し，並列に実行されるノードを異なるPEに割り当てるようにクラスタリングを行うアルゴリズムを開発した．本年度開発したマッピングアルゴリズムでは，マッピングアルゴリズムの最初の取り組みとしてPE間の通信量を考慮しないという前提でアルゴリズムを開発した．マッピングの問題は組み合わせ探索問題となるが，探索空間が膨大となるために，ヒューリスティックなアルゴリズムを実装した．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
スパースイジングモデルにおいて複数の量子ビットを1つのPEで処理するアーキテクチャーを実装したが， 現状では想定している性能に達していない．その原因としては複数の量子ビットの値を入力してPEで処理する際のデータ転送部分が複雑になりクロック周波数が落ちていることが明らかになっている． またアプリケーションの自動マッピングソフトウェアにおいてはマッピングはできるものの最適性に改良の余地が多くハードウェアリソースを多く消費する結果となっている．
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| 今後の研究の推進方策 |
まず，スパースイジングモデルにおいて複数の量子ビットを1つのPEで処理するアーキテクチャーの性能向上を検討する． 性能が低下する原因としては複数の量子ビットの値を入力してPEで処理する際のデータ転送部分が複雑になりクロック周波数が落ちていることが明らかになっている． この問題を解決するために，データ転送の制御を行う回路の並列化に取り組む．
またアプリケーションの自動マッピングソフトウェアにおいては最適性に向上を検討する．大規模な組み合わせ最適化問題となるため，既存の商用のソルバーを活用した定式化，および解法を検討する．
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