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アナログ集積回路設計は、（1）要求仕様を満たす回路構造の選択、（2）選択した回路構造の素子値の設計 の2つの過程で構成される。（1）の過程は令和3年度の研究成果から決定木をベースとしたアルゴリズム（「ランダムフォレスト」と「XGBoost」）を用いて実現可能であることを示した。また（2）の過程は、研究課題（17K00073）や令和3年度の研究成果から深層強化学習（IMPALA）で実現できることを示した。研究過程で次の問題があることが分かった。本研究の課題名でもある（1）をより実用に近づけるため、選択できる回路数を増やした結果、計算時間が急激に増加した。
本年度は、計算時間増大の問題解決に取り組んだ。計算量の増加は（1）の実現に用いている深層強化学習アルゴリズムでの「状態」数が増えたことによる「行動」数の増加が原因である。深層強化学習での行動による動作量が小さい場合、状態から別の状態へと細かく動作するため、初期状態から解付近へと辿り着くまでに必要な行動数が多くなり探索に時間がかかる。その代わり、状態が解付近にあるときは細かな動作で周辺を動くため解を見つけやすい。逆に、行動の動作量が大きい場合、状態から別の状態へと大きく変動するため、初期状態から解付近の距離が離れている場合であってもすぐに解付近へとたどり着ける。しかし行動の変動が大きい分、解付近から解を見つけ出しにくい。そこで提案手法では「行動」を改良し、学習序盤では解の探索を優先するために行動の幅を大きくし、学習の終盤では解にたどり着くために行動の幅を小さくした。本手法を用いた場合、従来手法に比べ約5倍収束速度の向上をシミュレーションで確認した。
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