| 研究課題/領域番号 |
20K11730
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| 研究機関 | 東京工業大学 |
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研究代表者 |
山本 修一郎 東京工業大学, 科学技術創成研究院, 特任講師 (50313375)
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| 研究期間 (年度) |
2020-04-01 – 2023-03-31
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| キーワード | CMOS / SRAM / 低電圧動作 / パワーゲーティング |
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| 研究実績の概要 |
本研究課題では，IoTデバイスに用いる低電圧CMOSロジックシステムに搭載が可能な不揮発性SRAM（NV-SRAM）の研究開発を行う．強磁性トンネル接合（MTJ）と通常のSRAMセルを接続したNV-SRAMセルを高閾値デバイスで構成し，低電圧駆動による大幅な動的消費エネルギーの削減と，さらに不揮発記憶を用いたパワーゲーティング（PG）による待機時電力の削減が可能な回路・アーキテクチャ技術を開発する．特に，MTJへの書き込みエネルギーを大幅に削減できるアーキテクチャを開発して，PGの時間的細粒度化を行い，低電圧下であっても高効率に待機時電力を削減できるNV-SRAMの基盤技術を構築する．
本年度は，低電圧動作可能なNV-SRAMセルの設計を行った．高しきい値の低スタンバイ電力(LSTP)デバイスと比較的低しきい値の低電力(LP)デバイスを用いて，0.5VにおけるSRAM動作と，不揮発記憶を用いたPG動作を実現できるセル設計を行った．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
NV-SRAMには強磁性トンネル接合（MTJ）を6Tセルの記憶ノードにTr（M1，M2）を介して接続した構成のセルを用いた．デバイスには65nm CMOSプロセスのLP，LSTPモデルを用いた．設計と回路性能はHSPICEによって解析を行った．NV-SRAMの6Tセル部は0.5Vの低電圧SRAM動作のプロセスコーナーを考慮したノイズマージンから決定した．MTJに接続するM1とM2のサイズとバイアスは，MTJへの書き込み電流と，復帰時の安定性から決定を行った．パワースイッチは，低電圧SRAM動作，PG動作に影響を与えないように設計した．設計したセルの電力性能を評価したところ，LP，LSTPのどちらの場合でも，0.5VのSRAM動作は1.2V動作と比べて待機時電力を75%程度，動作時電力を95%程度削減できることを明らかにした．さらに不揮発記憶による電源遮断によって99％以上待機時電力を削減できることを明らかにした．また，比較のため，CMOSのみで構成された低電圧リテンションセルの設計と評価も行った．
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| 今後の研究の推進方策 |
昨年度の研究でセルの設計は終了した．本年度はこれを用いてアレイ構造として，さらに周辺回路の設計を行い，8ｋB程度のNV-SRAMマクロを設計する．設計したマクロを用いて，ポストレイアウトによる大規模シミュレーションから，NV-SRAMの低電圧動作性能を明らかにする．また，PGにおける電力削減効果の指標の一つであるBreak-even time (BET)についても評価する．以上の評価から低電圧動作NV-SRAMの有用性を明らかにする．
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| 次年度使用額が生じた理由 |
コロナウィルス蔓延の影響で学生RA費と旅費を次年度に繰り越すこととした．研究の進捗はほぼ計画通り進めることができたため，研究計画遂行への影響はほとんど出ていない．
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