| 研究課題/領域番号 |
20K11730
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| 研究機関 | 東京工業大学 |
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研究代表者 |
山本 修一郎 東京工業大学, 科学技術創成研究院, 特任講師 (50313375)
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| 研究期間 (年度) |
2020-04-01 – 2023-03-31
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| キーワード | CMOS / SRAM / 低電圧動作 / パワーゲーティング / 不揮発性メモリ |
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| 研究実績の概要 |
本研究課題では，IoTデバイスに用いる低電圧CMOSロジックシステムに搭載が可能な不揮発性SRAM（NV-SRAM）の研究開発を行う．強磁性トンネル接合（MTJ）をSRAMセルに悪影響を及ぼさないように接続したNV-SRAMセルを構成し，低電圧駆動による大幅な動的消費エネルギーの削減と，さらに不揮発記憶を用いたパワーゲーティング（PG）による待機時電力の削減が可能な回路・アーキテクチャ技術を開発する．特に，MTJへの書き込みエネルギーを大幅に削減できるアーキテクチャを開発して，PGの時間的細粒度化を行い，高効率に待機時電力を削減できるNV-SRAMの基盤技術を構築する．
本年度は，昨年度までに確立したNV-SRAMセルの設計アルゴリズムを用いて，最適設計されたNV-SRAMセルのPG性能の評価を行った．待機時間の分布とBETから，NV-SRAMのPG性能を詳細に解析した．また，従来の8TベースのNV-SRAMセルからトランジスタ数を削減した6Tベースの新たなNV-SRAMセルの提案を行った．
特にこれまで開発してきた各種BET削減技術を導入することで，NV-SRAMのPG可能な待機時間分布の領域を大幅に拡大できることを明らかにした．これはMRAMのような不揮発性メモリでは達成できない．すなわち，CMOSロジックシステムのメモリとしてNV-SRAMを導入することで，待機時電力を高効率に削減できることを明らかにした．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
NV-SRAMには強磁性トンネル接合（MTJ）を6Tセルの記憶ノードにTr（M1，M2）を介して接続した構成のセル(8T構成)を用いた．デバイスにはSOTBテクノロジーの65nm-CMOSを用いた．最適設計されたNV-SRAMセルを用いて，8kBｍのマクロを設計し，この解析結果を用いてNV-SRAMのPG性能を解析した．CMOSロジックシステムの待機時間が正規分布となる場合を仮定し，この分布とNV-SRAMのBETによって変化するPGによる待機時電力の削減効果を詳細に解析した．待機時間の分布の中心値と広がりは待機時電力の削減効果に強い影響を与えるが，これらの値がBET程度の場合，その削減効果はほぼ理想限界に等しくできることを明らかにした．特にこれまで開発してきた各種BET削減技術を導入することで，NV-SRAMのPG可能な待機時間分布の領域を大幅に拡大できることを明らかにした．これはMRAMのような不揮発性メモリでは達成できない．すなわち，CMOSロジックシステムのメモリとしてNV-SRAMを導入することで．待機時電力を高効率に削減できることを明らかにした．
また，これまでの6Tセルにさらに２つトランジスタを介してMTJを接続した構成を用いていたが，4Tセルに２つトランジスタを介してMTJを接続した新たなセル構成についても検討を始めた．このセルでは従来のNV-SRAMセルで課題となっていたセル面積の縮小に有効であると考えられる．
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| 今後の研究の推進方策 |
昨年度に行ったNV-SRAMのPG性能の解析をさらに進める．特に，低電圧駆動における有用性を超低電圧リテンションセルなどによる比較なども含めて，詳細に明らかにする．解析には昨年度開発したに待機時間の正規分布モデリングを用いた方法を用いる．また，トランジスタ数を削減した新型のNV-SRAMセルについて，最適設計アルゴリズムを確立し，このセルのBETの解析やBET削減アーキテクチャの確立，さらには上述の待機時間分布のモデルリングによる解析方法によってPG性能についても検証を行う．以上からNV-SRAMのIoTデバイス応用の有用性を明らかにする．
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| 次年度使用額が生じた理由 |
コロナウィルス蔓延の影響で学生RA費と旅費を次年度に繰り越すこととした．研究の進捗はほぼ計画通り進めることができたため，研究計画遂行への影響はほとんど出ていない．
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