| 研究課題/領域番号 |
20K11730
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| 研究機関 | 東京工業大学 |
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研究代表者 |
山本 修一郎 東京工業大学, 科学技術創成研究院, 特任講師 (50313375)
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| 研究期間 (年度) |
2020-04-01 – 2024-03-31
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| キーワード | CMOS / SRAM / 不揮発性メモリ / 低電圧動作 / パワーゲーティング / FinFET |
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| 研究実績の概要 |
本研究課題では，IoTデバイス等，低電圧駆動・低消費電力CMOSロジックシステムに搭載が可能な不揮発性SRAM（NV-SRAM）の研究開発を行う．強磁性トンネル接合（MTJ）をSRAMセルに悪影響を及ぼさないように接続したNV-SRAMセルを構成し，低電圧駆動による大幅な動的消費エネルギーの削減と，さらに不揮発記憶を用いたパワーゲーティング（PG）による待機時電力の削減が可能な回路・アーキテクチャ技術を開発する．MTJへの書き込みエネルギーを大幅に削減できるアーキテクチャを開発して，PGの時間的細粒度化を行い，高効率に待機時電力を削減できるNV-SRAMの基盤技術を構築する．
本年度は，NV-SRAMの低電圧CMOSロジック応用を目指し，NV-SRAMの低電圧駆動による動作時電力の削減効果の検討と，低電圧駆動時におけるPGアーキテクチャの開発を行った．デバイスにはFinFETを用いた．FinFETに適合させたNV-SRAMセルの設計アルゴリズムを用いて，最適設計されたNV-SRAMセルの低電圧駆動性能とPG性能の評価を行った．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
NV-SRAMには強磁性トンネル接合（MTJ）を6Tセルの記憶ノードにトランジスタを介して接続した構成のセル(8T構成)を用いた．デバイスにはしきい値の異なる４種の16nm-FinFETを用いた．はじめに，FinFETを用いたNV-SRAMセルのアーキテクチャと設計方法を確立した．NV-SRAMではSRAM動作とMTJへのストア動作によって低減可能な電圧が異なるため，動作電圧の下限が異なる2通りの設計方法を提案した．MTJへのストア電流値とstatic noise margin(SNM)を指標に動作電圧を設計し，デバイスのローカルばらつきを考慮して6σの低い不良率を満たすように設計を行った．設計したセルでは駆動電圧を通常SRAM動作電圧から，低電圧SRAM動作時に0.4V，MTJへのストア動作時に0.45－0.65V(FinFETのしきい値に依存する)へと低減できることを示した．また，低電圧SRAM動作時では通常SRAM動作電圧の場合と比べて，動作時電力を58-82%削減できることを示した．さらに，電源遮断時を用いると，待機時電力は99％以上と大きく削減できることを明らかにした．以上の動作時電圧の低減はFinFETのような高電流駆動能力デバイスを用いてはじめて実現できることを示した．
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| 今後の研究の推進方策 |
現在，PG性能の解析に必要となる指標である損益分岐時間(BET)の定式化を行い，正規分布を用いてスタンバイ可能時間分布のモデリングから，PGの性能解析を進めている．使用するトランジスタのしきい値電圧とBETの関係を明らかにして，エネルギー削減が可能となるスタンバイ時間分布の範囲などを検証する．また，既提案のMTJへのストアエネルギーとこれにともなうレイテンシを削減できるアーキテクチャを応用して，このエネルギー削減可能なスタンバイ時間分布等を明らかにする．以上からNV-SRAMの低電圧CMOSロジック応用の有用性を明らかにする．
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| 次年度使用額が生じた理由 |
コロナウィルス感染症の影響で遅延した計画を進めるため，計画の一部を次年度に繰り越すこととした．この遅延の影響を除けば，研究内容はほぼ計画通り進めることができたため，研究計画遂行への影響はほとんど出ていない．
繰り越した予算は旅費、人件費・謝金（RA）、及び消耗品の購入に使用する予定。
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