| 研究実績の概要 |
本研究では，計算の誤差を含むことを許容する近似計算(Approximate Computing)において，論理合成やレイアウト設計に焦点を当て，大規模な回路に対して，設計時間の短縮や消費電力の削減のための集積回路の設計技術の開発に焦点を当てた．計算誤差の増大を抑えつつ，回路規模を削減することで，設計時間の短縮，回路面積の削減，消費電力の削減，回路の高速化を実現することを目指した．
検討した手法では，論理合成後のネットリストに対して， 2つのネットを縮退するネット対のマージを行う．論理シミュレーション結果を元に似た信号値を取るネット対をマージすることを繰り返すことで，近似誤差の増大を抑える．縮退するネット対を選択する際に，ゲート数を考慮する手法とクリティカルパス遅延を考慮する手法の2つの手法を開発した．
計算機実験では，検討した手法の有効性を示すために，ベンチマーク回路47回路に対して検討した手法により開発した回路の性能と，一般的な設計手法により開発した回路の性能を比較した．検討した手法は，一般的な設計手法と比べて，47回路の平均で，セル数が40%，チップ面積が30%，消費電力が7%削減され，回路の動作速度が15%改善した．また，1,000ゲート程度の規模の回路において，レイアウトの設計時間が35%改善した．一方，ゲート数とクリティカルパス遅延を考慮する2つの手法を比較した場合は，どの性能も1%程度の違いのみであった．
利用者の要求する性能に応じた回路を設計する手法を確立することが今後の課題である．また，実用的なアプリケーションで，かつ大規模な回路に対して検討手法を適用し，回路性能の向上と設計時間の短縮を確認することも今後の課題である．
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