| 研究課題/領域番号 |
20K14797
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| 研究機関 | 国立研究開発法人産業技術総合研究所 |
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研究代表者 |
加藤 公彦 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 研究員 (30815486)
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| 研究期間 (年度) |
2020-04-01 – 2023-03-31
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| キーワード | シリコン / 集積回路 / 低消費電力 / 急峻スイッチング / トンネルFET |
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| 研究実績の概要 |
本研究では、将来の超低消費電力集積回路に向け、急峻スイッチング素子として有望なトンネルFET（TFET）の高性能化を目指している。昨年度は、Si CMOSプラットフォーム上で二次元状の状態密度（2D-DOS）を活用可能な新しいTFET構造を提案した。本年度は、TCADシミュレーションを用いた性能予測・素子設計指針の明確化と、ナノメートルオーダーのSi Fin形状技術の確立に注力した。
提案する素子構造は、Fin形状に加工されたSiとダブルゲートにより構成され、Si Finの各側面にはp型／n型の高不純物濃度層がそれぞれ形成される。TCADシミュレーションでは、p型/n型高濃度領域のFin厚さ方向・Fin長手方向の分布とTFETスイッチング特性との関係を明らかにした。特に、チャネルからドレインに向けてのわずかな不純物分布のテールが、ゲート電極での制御性が悪い、望ましくないバンド間トンネルを引き起こすことから、この分布制御が急峻スイッチングの実現や大きなオン／オフ電流比の実現のカギとなる重要な要素となることが明らかとなった。
Fin形成において、様々な寸法の素子を自由度高く作製するには、ウエハ上に直接描画可能なネガレストを用いた電子線リソグラフィが有望である。本研究では、高解像度な新規ネガレジストを検討し、微細加工技術を構築した。特に、本研究で対象とする10nmを下回る領域の細線パーン形成には、従来以上に精密なプリベークおよびポストベークの最適化が必要と分かった。本研究で見出した適切な条件下でのリソグラフィにより、幅約10nm、長さumオーダーの高アスペクトなレイアウトにおいても、所望のパターンが形成可能となった。また、本レジストパターンをマスクにし、HBr系ガスを用いた反応性エッチングを行い、Si Fin構造の形成技術を確立した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
今年度は、低消費電力な急峻スイッチング実現に向け、本研究で提案している新規TFETに対し、TCADシミュレーションにより素子設計指針を示した。特に、鍵となる不純物分布プロファイルの位置制御の重要性を明らかにした。また、実験では新規レジストを用いた微細レジストパターン形成、Fin構造加工、ならびに簡易なTFET動作までを実証しており、当初の研究計画に沿った進展が達成できていると考える。また、本研究を通じて確立した微細電子線リソグラフィ技術は、TFETを含む様々なシリコン素子の作製に活用可能な水準に達している。
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| 今後の研究の推進方策 |
来年度は実際に、本年度までに明らかにした設計指針と微細加工技術を統合し、提案するTFET構造の動作実証を目指す。加えて本年度の研究の中で、10nmオーダーに微細加工されたシリコンFin構造内ではシリコンのエネルギーバンド構造がバルク状態とは異なる可能性も示唆された。この変化はTFETの特性向上に優位に働く可能性を有しており、次年度の試作実験では、本技術も活用可能性も広い視点で検討する。
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| 次年度使用額が生じた理由 |
昨年度（初年度）、国内外の学会が中止もしくはバーチャル開催になったことにより、出張に係る旅費の使用が想定を大幅に下回った。本年度も引き続き旅費の使用が無い状態が続く一方、その他の予算使用は当初予定していた額であったため、昨年度繰り越し分のほとんどを次年度に繰り越すこととなった。次年度（最終年度）の実証実験加速を目指し、実験実施費用（基板購入、レジスト購入、共用施設利用料、外注分析比など）に充てる。
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