研究課題
本研究では、将来の超低消費電力集積回路に向け、急峻スイッチング素子として有望なトンネルFET（TFET）の高性能化を目指している。Si CMOSプラットフォーム上で二次元状の状態密度（2D-DOS）を活用可能な新しいTFET構造を提案し、微細SiFin構造と斜めイオン注入プロセスによる2D-DOSの形成を検討している。昨年度までに、TCADシミュレーションを用いた性能予測・素子設計指針の明確化と、ナノメートルオーダーのSi Fin形状技術の開発を行った。加えて、昨年度の研究の中で、10nmオーダーに微細加工されたシリコンFin構造内では、斜めイオン注入なくとも既にシリコンのエネルギーバンド構造がバルク状態とは異なりTFETの性能向上に優位に働く可能性も示唆された。本年度は、これらを視野に試作実験を継続した。本年度は試作実験環境にも大きな変化があった。所属機関内にて新規シリコン試作ラインが利用可能となり、新たに微細加工工程を再構築した。その結果、昨年度までに比べ、寸法再現性や、ウエハ面内およびウエハ間の均一性が大幅に向上したリソグラフィプロセスが達成された。素子の性能評価には、昨年度までもしくは本年度作製した素子を用いて電気測定を実施した。作製したp型およびn型TFET素子において、TFETの正常動作を確認した。加えて、Si Finチャネル厚さを変化させて種々のTFET素子の電流電圧特性を評価したところ、チャネル厚さが20nmを下回る領域においてオン電流の増大が確認された。これより、シリコンを薄層化することで量子寸法特有の物性（疑似的な直接遷移化）が発現し、トンネル確率が増大したことが示唆される。本技術はSiプラットフォームとの親和性も高いため、将来の低消費電力集積回路を実現できる技術に発展することが期待される。
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The Institute of Electronics, Information and Communication Engineers (IEICE) Transactions
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