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2020 年度 実施状況報告書

近似コンピューティング回路の遅延特性と計算重要度を融合した新CAD技術の開発

研究課題

研究課題/領域番号 20K19767
研究機関名古屋大学

研究代表者

増田 豊  名古屋大学, 情報学研究科, 助教 (60845527)

研究期間 (年度) 2020-04-01 – 2023-03-31
キーワード近似コンピューティング / CAD / 計算重要度
研究実績の概要

集積回路の新たな設計パラダイムとして「重要な計算のみを正確に実行する」近似コンピューティング (AC) が期待されており、AC 回路の設計開発支援 (CAD) 技術が強く望まれている。本研究では、計算品質などの制約を満足しつつ AC 回路の性能を最大限高める CAD 技術を目指して、(a) 性能評価技術、(b) タイミング最適化技術、(c) 検証・テスト技術の開発に取り組む。各技術を統合することで、AC 回路の CAD 開発環境の実現を目指す。
(b) については、AC の設計技術として、ビット幅削減 (BWS) と過電圧スケーリング (VOS) に着目し、BWS 回路を VOS 下で動作させるシナリオにおけるタイミング最適化技術を研究した。タイミング最適化手法として、活性化するクリティカルパス (CP) のセットアップスラックを増加する設計技術であるクリティカルパス・アイソレーション (CPI) に着目し、VOS 下の CPI 手法を提案した。本成果は査読付き国際会議にて発表済みであり、学術論文誌に投稿中である。
(c) については、ハードウェア記述言語内に計算品質の制約チェック (Design Under Test; DUT) 機構を埋め込むことで、品質制約を違反しうるテストパターンを検証する技術を提案した。テストパターン生成法として、ファジングとランダムテストの二点に着目し、それぞれの生成法と DUT との協調により、計算品質を違反しうるテストパターンに対するカバレッジを実験的に評価した。本検証手法は国内会議にて発表済みであり、査読付き国際会議に投稿中である。

現在までの達成度 (区分)
現在までの達成度 (区分)

2: おおむね順調に進展している

理由

(b) のタイミング最適化技術においては、決定論的な CPI を提案した。確率的なタイミング最適化には至っておらず、計算重要度を定量的に組み入れることは、まだ出来ていないものの、一定の省電力効果を達成するとともに、査読付き国際会議にて発表済みである。(c) の検証・テスト技術については、2021年度以降に取り組む計画であったが、既に DUT 機構を用いた計算品質のチェック手法に着手し、動作確認と査読付き国際会議への投稿まで着手済みである。従って、(b) と (c) をまとめると、計画と比べて順調に進んでいると判断できる。一方、(a) の性能評価技術については、現状進展が遅れており、例えば (b) の省電力効果などは、従来の論理シミュレーションにより評価している。従って、(a) - (c) までを総合的に踏まえて、(2)概ね順調に進展している、と判断した。

今後の研究の推進方策

(a) の性能評価技術においては、計算重要度の定量的な評価とフィードバックが胆となる。現在、故障挿入シミュレーション、回路トポロジのグラフ解析処理、ベイジアンニューラルネットワークの利用などを検討している。引き続き、ヒューリスティックな手法と解析的な手法の両面から、重要度の評価手法を検討し、(a)の性能評価手法に加速的に取り組むことを目指す。

次年度使用額が生じた理由

2020年度に着手した研究成果において、2021年3月に学術論文誌に投稿するに至った。採録された際には、論文の登録料を支払う必要があるため、その料金として賄うために、次年度に数万円を繰り越すこととした。

  • 研究成果

    (4件)

すべて 2021 2020

すべて 学会発表 (4件)

  • [学会発表] Critical Path Isolation and Bit-Width Scaling Are Highly Compatible for Voltage Over-Scalable Design2021

    • 著者名/発表者名
      Yutaka Masuda, Jun Nagayama, TaiYu Cheng, Tohru Ishihara, Yoichi Momiyama, and Masanori Hashimoto
    • 学会等名
      IEEE Design, Automation and Test in Europe Conference (DATE)
  • [学会発表] Variation-Tolerant Voltage Over-Scalable Design with Critical Path Isolation and Bit-Width Scaling2020

    • 著者名/発表者名
      Yutaka Masuda, Jun Nagayama, TaiYu Cheng, Tohru Ishihara, Yoichi Momiyama, and Masanori Hashimoto
    • 学会等名
      International Workshop on Logic & Synthesis (IWLS)
  • [学会発表] ファジングを用いた近似コンピューティング回路の品質検証手法の一検討2020

    • 著者名/発表者名
      吉末和樹,増田豊,石原亨
    • 学会等名
      デザインガイア2020
  • [学会発表] クリティカルパス・アイソレーションとビット幅削減を用いた過電圧スケーリング向け省電力設計手法2020

    • 著者名/発表者名
      増田豊, 長山準, 鄭泰禹, 石原亨, 籾山陽一, 橋本昌宜
    • 学会等名
      情報処理学会DA シンポジウム

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公開日: 2021-12-27  

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