| 研究課題/領域番号 |
20K21791
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| 研究機関 | 東京工業大学 |
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研究代表者 |
菅原 聡 東京工業大学, 科学技術創成研究院, 准教授 (40282842)
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| 研究期間 (年度) |
2020-07-30 – 2023-03-31
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| キーワード | Beyond-CMOS / 超低電圧トランジスタ / 超低消費電力高速ロジック / 超低消費電力高速メモリ |
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| 研究実績の概要 |
マイクロプロセッサやSoCなどのCMOSロジックシステムにおいて，0.2V程度の超低電圧駆動は大幅な消費電力の削減を期待できるが，従来のCMOS技術ではトランジスタの電流駆動能力の低下にともなう速度性能の劣化が著しく用途が限られる．Beyond-CMOSの１つであるPiezoelectronic transistor (PET)は，金属的に低抵抗の状態と，絶縁体的に高抵抗の状態の2つの状態を，低電圧で容易に遷移できる“超低電圧駆動・高電流駆動能力”トランジスタである．本研究課題では，このPETをBeyond-CMOSの一つのモデルケースとして，0.2V程度の超低電圧におけるGHz級動作が可能な超低電力・高速ロジックシステムの回路・アーキテクチャ技術の開発を行う．本研究で開発する技術はPETと同様の性能を有するBeyond-CMOSであれば，共通に応用できる基盤技術となる．
本年度は，これまでに行ってきたPETのモデリングを用いて，SRAMやFFなどの記憶回路の設計・解析を行った．はじめにPETを用いてSRAMセルおよび周辺回路を構成し，PETによるSRAMの性能を評価した．SRAMの消費電力と動作周波数のトレードオフの関係があるが，これはセルに用いるPETの駆動能力（PETの設計）で最適化できることを明らかにした．また，PETを用いたFFの検討を行った．PETのチャネル数によって遅延と消費電力を最適化できることを明らかにした．さらに，CMOSのボディバイアスに相当するPETのバックゲート効果を明らかして，これをFFに応用することで，遅延を削減できることを明らかにした．また，比較のため純粋にCMOSのみで構成された記憶回路のエネルギー最小点動作についても検討を行った．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本研究課題では圧力による金属-絶縁体転移によって，金属的な低抵抗状態と絶縁体的な高抵抗状態の2つの状態間を連続遷移可能なナノ構造ピエゾ抵抗体チャネルと，圧電体によってこのチャネルに高感度に圧力を印加できるゲート構造を有するPiezoelectronic transistor (PET)を用いて，超低電圧・高速ロジックシステムの基盤技術を創出する．具体的には，(1) PETのSPICEモデル，(2) メモリセルおよびロジックゲートの回路技術，(3) アーキテクチャ技術の開発を行う．本年度は項目(2)のSRAMとFFについて検討を行った．SRAMでは，セルおよび周辺回路の構成方法を検討し，0.2Vの超低駆動電圧で動作できる回路構成を明らかにした．そして，このSRAMの性能を評価から，SRAMの消費電力と動作周波数のトレードオフの関係を明らかにし，この関係がセルに用いるPETの駆動能力（PETの設計）で最適化できることを明らかにした．このSRAMでは0.2Vの超低電圧で1GHzの動作を実現できる．次に，PETを用いたFFの検討を行い，FFのフォファードパスに用いるPETのチャネル数によって遅延と消費電力を最適化できることを明らかにした．さらに，CMOSのボディバイアスに相当するPETのバックゲート効果を明らかして，これをFFに応用することで，遅延をさらに削減できることを明らかにした．PETを用いたFFでは0.2Vの超低電圧で数GHzの動作を実現できる．また，比較のため純粋にCMOSのみで構成された記憶回路のエネルギー最小点動作についても検討を行った．
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| 今後の研究の推進方策 |
本研究では新型PETによって，0.2V程度の超低電圧駆動で劇的な低消費電力化と，現状CMOS技術と同等以上の高速性能を有するロジックシステムの基盤技術を創出する．具体的には，電力遅延積が現状より2桁小さいロジックシステムの実現を目指す．ここで提案する技術群はCMOS構成のロジックシステム技術を踏襲し，現行のアーキテクチャを継承して，究極の省エネ化を可能とする新たなロジックシステムを構築することができる．本技術はPET以外の同等のBeyond-CMOSにも応用が可能である．次年度は，開発した回路技術をベースに，SRAMやFFなどの双安定回路の最適化を行い，電力遅延積などの回路性能の評価を行い，CMOS回路との比較からBeyond-CMOSの有用性を明らかにする．超低電圧下でも重要となるクロックゲーティングなど低消費電力化アーキテクチャの導入も検討する．以上から，PETのようなBeyond-CMOSを用いた超低電圧で高性能のロジックシステムを構築する回路・アーキテクチャに関する基盤技術を創出する．
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| 次年度使用額が生じた理由 |
コロナウィルス蔓延の影響で一部の研究費の使用を次年度に繰り越すこととした．ただし，研究の進捗はほぼ計画通り進めることができたため，研究計画遂行への影響は出ていない．
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