研究課題
本研究では、SOI上にSiGeをエピタキシャル成長させて酸化する手法により歪みSiGe-On-Insulator(SGOI)を形成すると共に、Ge基板との良質な界面特性を有する高誘電率ゲート(High-k)絶縁膜の形成技術を確立することを目指している。H22年度は、(1)SGOI層の歪み制御、(2)絶縁膜/Ge構造形成、(3)Ge-MOSFETによる性能検証、の研究を実施し、以下の成果を得ている。(1)SGOI層への歪み導入のため、初期SiGe膜厚の異なる基板をGe濃度50%まで濃縮し、歪み率(ε_c)と正孔移動度(μ_h)を調べた。その結果、SiGe膜厚が薄い程高いμ_hを示し、これは高い圧縮歪みと高い結晶性が起因していることを明らかにした。最適SiGe膜厚で濃縮したSGOIでμ_h=570cm^2/V_<-s>を示した。これは、Siのμ_hと比べて約3倍の高移動度化を意味する。(2)Ge-MOS構造として、Ge表面をSiO_2/GeO_2の2層膜でパッシベーションする手法を確立した。この新しい界面層形成手法を用いれば、低い界面準位密度(4×10^<11>cm^<-2>eV^<-1>)のMOS構造が実現できる。更に、2層パッシベーションとHigh-k膜形成技術を組合せて、酸化膜換算膜厚で1.5nm、界面準位密度6×10^<11>cm^<-2>eV^<-1>、同一EOTのSiO_2と比べて4桁のゲートリーク電流低減ができた。(3)上述の界面層形成技術と新たに確立したpn接合形成技術とを組み合わせて、n-およびp-MOSFETを試作した。その結果、電子移動度1097cm^2/V・s、正孔移動度376cm^2/V・sの性能が得られた。これは、Siと比べて約1.5～1.6倍の高移動化を意味する。
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