研究課題
本研究では、SOI上にSiGeをエピタキシャル成長させて酸化する手法により歪みSiGe-On-Insulator (SGOI)を形成すると共に、Ge基板との良質な界面特性を有する高誘電率ゲート(High-k)絶縁膜の形成技術を確立することを目指した。H23年度は、(1)SGoI層の歪み制御、(2)高誘電率絶縁膜/Ge構造形成、(3)Ge-MOSFETによる性能検証、の研究を実施し、以下の成果を得た。(1)SGOI層への歪み導入のため、初期SiGe膜厚の異なる基板を濃縮し、歪み率(εc)と正孔移動度(μh)を調べた。その結果、歪みはGe濃度50%付近まで単調に増加するが、50%以上では歪み緩和が起こることが分かった。一方、μhのGe濃度依存性は、Ge濃度50%以上でほぼ一定値(μh=570cm^2/V・s)に保たれた。これは、Geの高濃度化による移動度向上、歪み効果の低減による移動度劣化が共存した結果と解釈される。従って、高品質SGOI形成にはGe濃度50%が最適で、その場合のεcとμhはそれぞれ1.7%と570cm^2/V・sである。(2)Ge-MOS構造として、Ge表面をSiO_2/GeO_2の2層膜でパッシベーションする手法とHigh-k膜形成技術を組合せて、酸化膜換算膜厚(EOT)で1.5nm、界面準位密度(D_<it>)3×10^<11>cm^2eV^<-1>、同一EOTのSiO_2と比べて4桁のゲートリーク電流低減ができた。更なるEOT低減のため、GeO_2フリーなHigh-k/Ge構造形成プロセスを構築した。その性能は、EOT=1.0nm、D_<it>=9×10^<11>cm^2eV^<-1>である。(3)Ge上にHfおよびTiNをスパッタ堆積することにより正孔および電子に対して低障壁なコンタクト形成技術を確立した。この技術を用いて、ショットキーソース・ドレイン構造のpおよびn-MOSFETを試作した結果、電子移動度220cm^2/V・s、正孔移動度340cm^2/V・sの性能が得られた。
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すべて 雑誌論文 (8件) (うち査読あり 8件) 学会発表 (15件) 備考 (1件)
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