| 研究概要 |
Si CMOS集積回路1高性能化の指針は、スケーリング則を唯一絶対の指導原理として微細化し、高性能化、低消費電力化し、さらにチップ面積も低減させ低コスト化することである。本研究は、「回路・システム・アーキテクチャ」の視点から、True Scaling技術を構築することを目的としている。本研究の特徴は実際に回路を設計、試作、評価することが特徴である。
平成21～23年度までに配線設計ならびに測定手法(De-embedding)技術については検討を終了した。特に、高速信号伝送や高周波アナログ回路で重要となる差動信号をとりあつかうde-embedding手法を確立した。また、Scalabilityをもつ回路として、高速信号伝送に向き、また多重振動伝送可能なRail-to-rail回路方式について検討した。これらについては、180nm,90nm,65nm,CMOS試作および評価を通じて行った。23年度は、180nm,90nm,65nm,CMOS試作に加えて、40nm CMOS試作評価を行った。異なる世代のプロセスを利用して、同一回路を構成したときの性能向上について注意深く検討した。信号伝老用回路においては単純な性能向上が実現できないことを実験と解析から検討した。基本回路のScalabilityがどこまで確保できるのかを最終年度において明らかにする段階にある。最終年度でScalabilityをもつ集積回路技術を完成させる準備は整っている。
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