| 研究概要 |
ソフトエラーに関しては,昨年度より検討を開始した面積遅延性能の良い遅延挿入型DFFのエラー耐性について研究を行なった.昨年は従来から提案されている遅延挿入によるエラー耐性を議論したのみであり,ASICにも利用可能な省面積かつ高エラー耐性の両方の特性を兼ね備えた回路方式の検討を始めたところである.今年度は、65mmプロセスにて、ソフトエラーを測定するためのLSIを試作し、中性子ビームを当てることにより、そのソフトエラー率を測定した。
NBTIに関しては,今年度より具体的な検討を開始し,現在はトランジスタ単体のNBTIによるトランジスタ単体の劣化特性を室温で直接測定し,そのモデル化を行なった。今年度は実際に動作しているゲートレベルの回路の特性劣化をモニターする回路方式の検討を行なった.また,VDECで利用可能な180mmプロセスにて,ソフトエラーに強い回路方式を実現するテスト回路,ならびにNBTIによる特性劣化をモニターすることの出来る回路の試作を行なった.設備として導入したワークステーションはチップ設計に主に用い,評価時の回路シミュレーション等にも利用した.
研究成果も、後述するように、各種学会・論文誌で積極的に発表している。次年度は今年度の成果を元に国際会議での発表を予定している。
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