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本研究課題は、局所選択液相エピタキシャル成長を用いてライン状Geを絶縁膜上に形成したGOI (Ge on Insulator)構造の新たな作製法を実現し、次世代の高度情報化社会を担うと期待されている高速かつ低消費電力電子デバイスへの応用を目指すものである。本年度は、実験装置の整備と下記の実験及び成長条件の最適化を行った。作製したGeワイヤについては、電子後方散乱回折(Electron Back Scattering Diffraction : EBSD)による結晶粒方位分布測定、透過電子顕微鏡(TEM)による結晶欠陥評価、X線回折による歪み測定、走査電子顕微鏡(SEM-EDX)による形状、組成分析を行った。
1. SiO_2キャップ層の膜厚、2. Ge膜厚、3. 熱処理時の昇温速度、4. ライン状Geの幅、5. 下地酸化膜厚、6. レジスト(ポジ/ネガ)及び露光とその剥離条件、7. シード領域のSi表面処理条件、8. シード領域、ライン状Geのパターニング時のRIE条件
SiO_2キャップ層については、膜厚が薄いとその強度不足から、厚すぎると成膜時に発生する膜中応力のため、どちらもGe凝集を防ぐことが困難であり、最適値が存在することがわかった。熱処理時の昇温速度も同様に、遅いとSiO_2キャップ層の軟化を、速過ぎると成膜時の膜中応力のため膜割れが生じ、最適値が存在することがわかった。その他の条件についてもそれぞれライン状Geの結晶性に影響を及ぼすことを確認した。
これらの最適化により液相エピタキシャル成長によりライン状単結晶Geを安定して作製することができるようになった。
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