| 研究概要 |
本研究は,RAC(random addressing cryptography)とデータ秘匿を合わせた二重化ハードウェア暗号を組み込むVLSIプロセッサの設計と0.18μm CMOSチップへの実装を行う.この目的に向けて,平成23年度は以下を実施した.
まず,平成22年度に実施したチップ規模の拡大に伴うクロックスピード,消費電力,処理能力の劣化をユビキタスのレベルで解消可能なウェーブ化の設計手法の開発と0.18μm CMOSプロセス2.5mmx5.Ommチップ試作を基にして,チップサイズを5.0mm×7.5mmに倍増した.具体的な手順は以下の通りである.マイクロアーキテクチャレベルの調整では,サイファーストリーミングの実用化に見合うべくレジスタファイルとデータキャッシュの容量を増加し,このようなメモリ拡張が引き起こすアクセスステージの遅延時間と電力の増加の対策を施す.必要に応じてウェーブ化の手法を用い,ウェーブ化の範囲とウェーブ次数を増やし,クロックスピードの最適調整を行った.ウェーブ化は平成22年度に確立する手順を踏襲して,チップ試作を行った.
試作チップの評価項目はクロック,処理時間,命令とデータ処理効率,消費電力などである.評価結果は,プロセッサ全体のクロックスピードと消費電力は200MHz,275mWである.Cipherpipeあたりのハードウェアコストは0.1mm角の270セルで,スループットは0.19GOPS/cipher pipeである.暗号強度は実用的に十分であるから,二重化ハードウェア暗号は近年重視されている省面積の条件を満たす.
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