| 研究概要 |
動的に内部ハードウェア回路を再構成可能な、動的再構成可能プロセッサ(Dynamic Reconfigurable Processor, DRP)を用いて、デバイス内部に複数の構成情報を保持し、それらを高速に切り換えることで、複数の処理要素それぞれにこれらの構成情報を対応させることにより、面積コストと電力コストの双方が削減できるコントローラの基本設計を行った。その結果、従来のFPGAを用いたコントローラに較べて同じ演算回路を少ないチップリソース消費で実装出来ること、回路の動的切り替えにより効率的に演算処理を行えることを確認した。また、実アプリケーションとして、UPSの自律分散制御システムのコントローラへの適用を検討し、FPGAで構成した場合との比較を行った。アプリケーションの特性として、演算回路自体の精度と演算速度のトレードオフ、並列演算回路構成時のベンチマークを実装し、リソース消費量、モジュール毎の演算タイミングと回路切り替えの動作検証を行った。また、演算の切り替えにおいて、切り替え回路の機能分担の最適化に関して検討を行い、DRPに併設されたRISC-CPU内でのソフトウェアモジュール処理と合わせて、演算回路構成の評価を行った。
これらの成果を国際学会および国内学会で発表した。この成果をもとに、次年度において、DRPを用いたコントロールシステムの製作し、システムとしての機能評価を行う。
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