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1. InAsナノワイヤFETの素子モデルを用いた超高速アナログ/デジタル集積回路としてサンプル/ホールド(S/H)回路^*の設計を行った。従来型回路では、本素子特有のオフ動作時リーク電流により回路特性が著しく劣化することが分かったため、それを相殺するための信号経路を付加した新回路を提案し、同じ動作速度で精度を30倍以上改善できることを回路シミュレーションにより確認した。(＾*アナログ/デジタル回路における基本構成要素であり、一定のサンプリング周波数でアナログ入力信号の瞬時値を捕捉し、後段のA/D変換回路に伝達するための回路。)
2. InAsナノワイヤFETを既存のCMOS集積回路に組み込むためには、Si基板上の所定の位置に任意の方位でナノワイヤを堆積させる必要がある。このため、電界アシスト自己整合プロセス(FASA:Field-Assisted Self-Assembly)技術を用いて制御性の改善を検討した結果、FASAに三角型電極を用い電界を集中させることで、その先端部に単一ナノワイヤを再現性良く堆積できる可能性を見出した。
3. ナノワイヤ/CMOS異種技術集積化のための基本検討として、フラッシュ型アナログ/デジタル変換回路(ADC)に着目し、その回路設計、レイアウト作成、チップ試作を行った。チップ上にはFASA用の電極を配置し、実際の集積回路基板上へのナノワイヤの堆積実験を行ったところ、予め決められた位置にナノワイヤを配置させることに成功した(海外研究協力者と協力)。これにより、InAsナノワイヤS/H回路とCMOSフラッシュ型ADCとの集積化に見通しが得られた。
4. △Σ変調型ADC、逐次比較型ADCなど、ナノワイヤ素子と組み合わせが可能なADCおよび関連する基本回路について、回路設計/チップ試作/測定実験を行い、次年度の異種技術集積化の準備を進めた。
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