| 研究概要 |
平成23年3月末に、65nm CMOSプロセスにて試作した、7次低域通過フィルタの修正チップ#2を入手した。#1では出力回路に一部回路ミスがあり、また正帰還(正確には電圧一電流変換した電流を帰還)の量を調整する機構が不完全であったので#2にて修正設計をしたものである。しかし出力回路が不適切な修正設計であった事が判明し、そのため特性も#1のものと変わらずじまいであった。#1、#2のチップで得られた特性は下記のようである。
動作電源電圧1.2V、消費電力60mW、周波数帯域200MHz、100MHz,片側200mVp-p(差動で400mVp-pに相当の信号入力時の3次歪が-55dB以下、線形性を表すIIP2は+20dBm、IIP3は+10.3dBmという大きな値で、入力換算雑音は70nV/平方Hzであり、また200MHz範囲での群遅延特性は2.2%以下である。7次低域通過フィルタとしては十分な線形性を確認する事が出来た。
これより、100nm以下の微細MOSプロセスにおいて、電源電圧が1V程度に低下する事およびトランジスタの出力抵抗が極端に低下しアンプの利得が取れなくなる事、の理由により高性能なアナログ回路が将来を含めて構成出来なくなる事態、に対応する回路設計技術を一応確立できたと言える。ただし回路はPVT(プロセス、電圧、温度)変動の影響をもろに受ける構成のため、改善が必要であった。
アンプの出力回路部分がPVT(プロセス、電圧、温度)変動の影響が大きく、平成23年度の後半にこのPVT不感な回路の開発を行った。IC試作には未だで外部発表もこれからであるが、PVT不感な回路をシミュレーションにより確認する事ができている。本プロジェクトの最終目標はこのPVT不感の、低電圧動作下で線形性を改善する回路の開発、100nmプロセスに適合した高性能アナログ回路の開発であるから、ほぼ目標を達成したと言える。なお同様の考え方を適用したADCおよびVCOについても検討し、学会発表を行っている。
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