| 研究概要 |
22年度までの「耐シングル・イベント・トランジェント(SET)回路の研究」の結果を踏まえて、23年度も前年度の検討を(チップ試作を含めて)継続して、カスケード電圧スイッチ論理(CVSL)回路、オリジナルのクロック形CVSL(C^2VSL)回路、及びCMOS回路などのSET耐性に関するデータの蓄積を行った。
同時に、新規に提案している選択的にメタル・カバーを施した、基本論理ゲートと検出回路、組み合せ論理回路と検出回路、組み合せ論理回路によるチェーン回路と検出回路、及びCMOSスタティックRAMセルを設計試作して、試作チップに対するレーザ・ビーム照射実験を行った。
更に、耐放射線性を劣化させる極限微細化による高集積化ではなく、フローティング・ゲートと、これに容量結合された複数の入力ゲートを持ち、ゲートレベルでの全入力の荷重和を計算し、その結果に基づきトランジスタのオン・オフを制御するニューロンMOSトランジスタ(IEICE Trans. Electron., vol. E86-C, no. 6, pp. 1114-1116, 2003.)を用いた回路に対するSET耐性をシミュレーションで検討した。ニューロンMOS集積回路の設計アルゴリズムを発展させて、放射線環境において動作可能なニューロンMOS回路を設計するための研究に着手した。
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