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５０段多入力ＮＡＮＤゲートＣＭＯＳチェーン回路を0.18マイクロメートルＣＭＯＳプロセスにより設計して、ＳＥＴ（シングル・イベント・トランジェント）耐性の入力端子依存性を明らかにした。また、回路速度性能の入力端子依存性を明らかにした。更に、0.18マイクロメートルＣＭＯＳプロセスにより５０段多入力ＮＡＮＤゲートＣＭＯＳチェーン回路を試作して、試作回路の実測とシミュレーションを比較した。
５０段多入力ＮＯＲゲートＣＭＯＳチェーン回路を0.18マイクロメートルＣＭＯＳプロセスにより設計して、ＳＥＴ耐性の入力端子依存性を明らかにした。また、回路速度性能の入力端子依存性を明らかにした。更に、0.18マイクロメートルＣＭＯＳプロセスにより５０段多入力ＮＯＲゲートＣＭＯＳチェーン回路を試作して、試作回路の実測とシミュレーションを比較した。
ＮＡＮＤゲートとＮＯＲゲートの実験結果に基づき、極限微細化によらないディジタルＣＭＯＳ回路の高性能化技術について考察を行った。
ＳＥＴ耐性を強化したカスケード電圧スイッチ論理(ＣＶＳＬ)回路とオリジナルのクロック形ＣＶＳＬ（Ｃ2ＶＳＬ）回路を0.18マイクロメートルＣＭＯＳプロセスにより設計し、シミュレーションにより従来のＣＭＯＳ回路よりＳＥＴ耐性が優れていることを明らかにした。また、0.18マイクロメートルＣＭＯＳプロセスによりチップ試作を行った。
更に、宇宙用ＳＥＴ耐性強化ＬＳＩ回路について総合的な考察を行い、今後の課題を明らかにした。
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