| 研究概要 |
本研究課題の開始にあたり,(1)バルク基板上に作製したMOSトランジスタにおいて,高電界下におけるキャリア速度と電界の関係を抽出する手法の確立と(2)多端子を有するナノスケール薄膜SOIトランジスタの作製を行った。まず,高電界下におけるキャリア速度の抽出に関しては,厚い(50nm)ゲート絶縁膜を有するMOSトランジスタを用いて,チャネル内の電界ができるだけ一様になる状況を実現することでチャネル内電界を求めた。さらに,様々なチャネル長のトランジスタを用いることで,幅広い電界範囲でチャネル内の速度の電界依存性を抽出した。チャネル内電界については,デバイス・シミュレータを利用することで,その誤差についても詳細に検討した。このようにして,MOSトランジスタ内部における速度と電界の関係を抽出する手法を確立し,速度飽和現象なども確認することができた。また,来年度以降に低次元ナノ半導体中の高電界下における非平衡伝導電子輸送を詳細検討するために,チャネル内電位を測定するための,多端子を有するナノ薄膜SOIトランジスタの作製も行った。膜厚が10nm程度の薄いSOIをチャネルとする多端子SOIトランジスタの作製に成功した。さらに,外部から機械的にウエハを曲げて歪みを加える装置を作製し,バルクMOSトランジスタにおいて速度一電界関係の歪み依存性を実験的に調べた。歪み量が0.1%未満と非常に小さい範囲であるが,今回測定した素子においては,高電界下において現れる速度飽和現象は,歪みに依存しないことが明らかになった。
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