| 研究概要 |
VLSI製造時に発生した故障を出荷前に製造テストによって検出することは重要なことである.特に,近年のVLSIでは信号伝搬遅延が許容範囲より長くなる遅延故障が多く発生することが知られており,遅延故障を対象としたテスト容易化技術が強く望まれている.本研究では,遅延故障テスト用スキャン設計である千葉大スキャン設計に対し,次の2アプローチからのテスト時間およびテストデータ量削減法を明らかにすることを研究目的とした.
1.テスト用出力ピン休止時間を利用するアプローチ
2.フリップフロップ(FF)の接続順を変更するアプローチ
このうち1.のアプローチからのテスト時間削減法を得,1件の原著論文を発表した.具体的に,テスト用出力ピンは多くの時間(全テスト時間の1/3)において休止させていたのに対し,提案手法では既存のテストコンパクションを応用し,テスト入力を制限することにより,ほぼ全てのテスト時間においてテスト用出力ピンを活用している.このことにより,平均46.8%テスト実行時間を削減できることを示した.また,2,のアプローチについて国際会議での発表を1件行った.この手法では,FFの接続順序がテストデータ量に影響することに注目し,良好なテストデータ量を与えるようにFFの接続順序を変更している.本手法により,平均18.4%テストデータ量を削減できることを示した.
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