| 研究概要 |
平成23年度は,三次元集積化システムオンチップにおける貫通電極(Through Silicon Via,以下TSV)に対し,高品質テストを実現するテスト手法およびテストアーキテクチャに関する調査および研究を行った.TSVに対するテストアーキテクチャおよびテスト手法に関しては,従来の2次元システムオンチップのテストに関する標準化であるIEEE Standard 1500を拡張した標準化作業が進んでおり,新しい手法の提案には至らなかった.しかし,このテーマに関してマレーシアのUniversiti Teknologi PetronasのHussin講師と共同研究を開始しており,次年度以降も継続してテストアーキテクチャ,テスト容易化設計およびテストスケジューリングに関する議論・研究を行う予定である.
一方,平成22年度から継続した研究テーマとして,三次元集積化システムオンチップのテスト実行時の時間的・空間的温度ばらつきを低減し,高品質遅延テストを実現するテストパターン生成法を提案した.この成果は,VLSIテストに関する国際会議である「IEEE European Test Symposium 2011」にて発表を行った.
さらに,三次元集積化システムオンチップに対し,近年問題となっている微小遅延欠陥検出に関する研究を行った.三次元集積化システムオンチップでは膨大なテストデータ量が問題となるため,少ないテストデータ量で微小遅延欠陥に対して高品質テストを実現するためのテストパターン生成法を提案した.この成果は,VLSIテストに関する最高峰の国際会議であるIEEE International Test Conference 2011」にて発表を行った.
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