| 研究課題/領域番号 |
21H04887
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| 研究機関 | 東京大学 |
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研究代表者 |
河野 崇 東京大学, 生産技術研究所, 教授 (90447350)
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| 研究分担者 |
小林 正治 東京大学, 大学院工学系研究科(工学部), 准教授 (40740147)
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| 研究期間 (年度) |
2021-04-05 – 2024-03-31
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| キーワード | ニューロモルフィックハードウェア / シリコン神経ネットワーク |
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| 研究実績の概要 |
昨年度基礎設計を行った、CMOS回路とFeFETとで構成される超低電力シリコン神経ネットワーク回路について、回路構成の改良を継続すると共に、これまでに開発したアナログ・デジタル混在回路によるシリコン神経ネットワークチップを用いた情報処理モデルについて実験、検証を進めた。これは、当研究室で考案した、低ビット数のシナプス重みで高い学習精度を実現できるadaptive STDP ruleを用い、ランダムなスパイク列に隠れた特定の時空間パターンの検出を行うモデルである。本検出タスクの成功率の、時空間パターンをコードするシナプス入力数やシナプス回路群と細胞体回路との接続手法などへの依存性について定量的な評価を行った。この際、シナプス入力数が少ない場合に、回路実験の方が理想モデルシミュレーションに比べ20から40%程度高い成功率となることが明らかになった。アナログ回路のノイズがポジティブに働いたと考えられ、今後検証する。
昨年度までに設計した超低消費電力CMOS細胞体回路(電源電圧~200mV、消費電力~100pW)について、FeFETを用いてバイアス電圧を保持する回路を試作FeFETデバイスと個別FETを用いた実験により検証し、実現可能であることを確かめた。
細胞体回路のバイアス電圧を自動的に調整し、任意の特性を実現する手法に関して、強化学習などの機械学習を用いた手法と、ベイズ推定を用いる手法とについて検討を行った。
FeFETデバイスに関して、シリコン神経ネットワークに集積可能なFeFETの実現に向けて、原子層で均一に成膜可能な原子層堆積装置を用いて酸化物半導体を成膜するプロセスを開発し、そのトランジスタ動作を実現した。また、チップボンディングによりシリコン回路チップと、FeFETチップを積層するためのリソグラフィープロセス・めっきプロセス・ボンディングプロセスをそれぞれ構築した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
当初導入を予定していた CMOS 28nm FD-SOIプロセスが、試作サービス提供者の都合で利用不可能となり微細プロセスによる回路の設計・試作が難しくなった。先の展望も不明であるため、方針転換(従来の微細化に代わり、さらなる超低電力化を目指す)し、FeFETのみによるシリコン神経ネットワーク回路の設計にシフトすることとし、その準備が進んでいる。
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| 今後の研究の推進方策 |
今後は、adaptive STDP ruleによるノイズを利用した時空間スパイク列認識モデルの拡張、FeFETデバイスのみを用いた超低消費電力シリコン神経ネットワーク回路の設計、機械学習を用いたバイアス電圧値調整を軸として情報処理モデルを中心に研究を進める。
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